随笔分类 -  Verilog

Verilog学习提高
FIFO深度计算
摘要：FIFO深度计算 主要方法 关键点： 传输的最大package/读时钟速率/写时钟速率 写入最大包的时，FIFO不发生溢出的条件： 例子 一个8bit宽的AFIFO，输入时钟为100MHz，输出时钟为95MHz，设一个package为4Kbit，且两个package之间的发送间距足够大。求AFIFO 阅读全文
posted @ 2019-03-15 10:21 乔_木 阅读(1085) 评论(0) 推荐(0) 编辑
异步FIFO总结
摘要：异步FIFO读写分别采用相互异步的不同时钟，使用异步FIFO可以在两个不同时钟系统之间快速而方便地传输实时数据； 本文阐述了异步FIFO的设计难点与解决方法，最后给出仿真的RTL描述。 阅读全文
posted @ 2017-07-09 14:10 乔_木 阅读(4845) 评论(0) 推荐(1) 编辑
Booth算法
摘要：Booth算法 算法描述（载自维基百科） 对于N位乘数Y，布斯算法检查其2的补码形式的最后一位和一个隐含的低位，命名为y 1，初始值为0。对于yi, i = 0, 1, ..., N 1，考察yi和yi 1。当这两位相同时，存放积的累加器P的值保持不变。当yi = 0且yi 1 = 1时，被乘数乘以 阅读全文
posted @ 2017-04-28 08:57 乔_木 阅读(3497) 评论(0) 推荐(0) 编辑
Verilog中锁存器与多路选择器
摘要：采用组合逻辑实现的锁存器的时序（包括可能出现的毛刺）容易出现问题。为了避免这些问题，应采用时钟控制结构（即触发器）二不是由使能控制的结构（即透明锁存器）来保存数据，避免使用锁存器。 阅读全文
posted @ 2017-01-04 10:17 乔_木 阅读(2445) 评论(0) 推荐(0) 编辑
有限状态机FSM(自动售报机Verilog实现)
摘要：状态机就是一种能够描述具有逻辑顺序和时序顺序事件的方法。 阅读全文
posted @ 2016-12-17 11:42 乔_木 阅读(7661) 评论(0) 推荐(1) 编辑
预分频之三
摘要：半分频器实现方法简介 阅读全文
posted @ 2016-11-11 20:59 乔_木 阅读(803) 评论(1) 推荐(1) 编辑
预分频之二
摘要：关于偶数和奇数的分频 阅读全文
posted @ 2016-11-11 19:39 乔_木 阅读(590) 评论(0) 推荐(0) 编辑
verilog流水线加法器
摘要：verilog实现流水线加法器 阅读全文
posted @ 2016-11-08 22:40 乔_木 阅读(2666) 评论(0) 推荐(0) 编辑
verilog 实现加法器
摘要：verilog 实现加法器 阅读全文
posted @ 2016-11-06 10:45 乔_木 阅读(7681) 评论(0) 推荐(0) 编辑
移位寄存器型计数器与顺序脉冲发生器
摘要：介绍了移位寄存器型计数器和顺序脉冲发生器及其verilog测试实验。 阅读全文
posted @ 2016-11-05 23:38 乔_木 阅读(2914) 评论(0) 推荐(0) 编辑
Verilog 读写文件
摘要：在数字设计验证中，有时我们需要大量的数据，这时可以通过文件输入，有时我们需要保存数据，可以通过写文件保存。 阅读全文
posted @ 2016-11-01 23:53 乔_木 阅读(5529) 评论(0) 推荐(0) 编辑
预分频之一
摘要：若计数器的输入脉冲的频率为f,则输出的Q0、Q1、Q2和Q3端输出脉冲的频率依次为1/2f,1/4f,1/8f/1/16f. 阅读全文
posted @ 2016-10-30 22:37 乔_木 阅读(342) 评论(0) 推荐(0) 编辑
一个简单的Verilog计数器模型
摘要：verilog向上向下计数器 阅读全文
posted @ 2016-10-22 13:27 乔_木 阅读(13292) 评论(0) 推荐(0) 编辑