Xilinx FPGA名词缩写

 

BRAM	Block RAM
BUFG			This primitive is based on BUFGCTRL with some pins connected to logic High or Low.由BUFGCTRL简化而来。
BUFGCE			This primitive is based on BUFGCTRL with some pins connected to logic High or Low.由BUFGCTRL简化而来。
BUFGCTRL
BUFGMUX			This primitive is based on BUFGCTRL with some pins connected to logic High or Low.由BUFGCTRL简化而来。
BUFGMUX_CTRL			This primitive is based on BUFGCTRL with some pins connected to logic High or Low.由BUFGCTRL简化而来。
CLB
CMT	Clock Management Tiles	时钟管理片	CMT提供时钟合成（Clock frequency synthesis）、倾斜校正（deskew）、抖动过滤（jitter filtering）的功能。 1个CMT中包括1个MMCM混合时钟管理电路和1个PLL锁相环电路
DRAM	Distributed RAM	分布式RAM	BARM是快存储器、DARM是分布式存取器。BARM的是按照块给的，不灵活，不能分配资源大小。DARM是分布式的RAM，主要以LUT为基础，灵活，可以分配资源大小，但是存储大小不会很大。一般来说，数据较少使用DARM，数据较大使用BRAM
HD Bank	High Density Bank		应用于低速I/O的场景，最高速率限制在250M以内，最高电压也是支持到3.3V
HP Bank	High Performance Bank		应用于高性能也就是速度比较高的场景，比如DDR或者其它高速差分总线（不是gtx），由于速率比较高，Bank电压最高也只能到1.8V。
HR Bank	High Range Bank		支持wider range of I/O standards，最高能够支持到3.3V的电压。
IO Bank			通用I/O口不能用于时钟输入，7 series 每个IO bank有50个IO引脚，其中有4对差分时钟输入引脚（8个单端时钟输入），单端时钟输入必须连接P-SIDE引脚，此时N-SIDE引脚不能再作为时钟输入，只能作为普通IO用。UltraScale series 每个I/O bank有52个I/O。 UltraScale： 每个用户I/O Bank总共有52个I/O，其中48个可用作差分（24差分对）或单端I/O；其余4个仅能作为单端I/O。BANK的52个焊盘并不全是绑到引脚上。 数量有限的Bank只有少于52的SelectIO引脚。这类Bank被标记为partial。 与每个Bank相近的是物理层（PHY）包含一个CMT（时钟管理器）和其他时钟资源。 与每个Bank和PHY相近的是组成一个时钟区域的资源快。 Bank间被排在列和分隔成行，这是与相近的PHY、时钟资源和GT块相匹配。
MMCM	Mixed-mode Clock Manager	混合模式时钟管理
PL	Programmable Logic	可编程逻辑	FPGA部分
PS	Processing System	处理系统	与FPGA无关的ARM的SOC的部分
SliceL	Slice Logic
SliceM	Slice Memory		SliceM中含有能够把LUT资源重新整合为Ram和Rom的逻辑。这就是所谓的Distributed Ram。