一种简单分频处理方式

 

Form：
模块名称：ex13          文件名：ex13.v
模块功能：TFT LCD基本驱动
模块说明：SF-CY3
                   7.2 逻辑（Verilog）实例9——LCD的基本驱动
                   2013年10月21日20:36:54//lcd_clk 时钟周期为 160ns(6.25MHz),即 4 个        25MHz 的时钟周期
 
-----------------------------------------------------------------------------------------------------------

4分频：

 1 reg[1:0]  sft_cnt;
 2 
 3 always @(posedge  clk  or  negedge  rst_n)
 4      if(!rst_n)  sft_cnt  <= 2'd0;
 5      else sft_cnt  <= sft_cnt+1'b1;
 6 
 7 assign lcd_clk  = sft_cnt[1];        //0-1:low,2-3:high(00->01->10->11)分频
 8 
 9 
10 lcd_clk信号就是clk四分频的结果。
11

 

-----------------------------------------------------------------------------------------------------------
8分频：
//lcd_clk 时钟周期为 160ns(6.25MHz),即8 个50MHz 的时钟周期
 
reg[2:0]  sft_cnt;

always @(posedge  clk  or  negedge  rst_n)
     if(!rst_n)  sft_cnt  <= 3'd0;
     else sft_cnt  <= sft_cnt+1'b1;

assign lcd_clk  = sft_cnt[2];        //000-100:low,100-000:high

posted on 2013-12-23 15:42  NERI  阅读(257)  评论(0)    收藏  举报

导航