【HDL coding style】verilog中if与case语句不完整产生锁存器的问题
摘要:
if-else语句不完整 有else和没有else综合后的对比: 有else 将会综合出一个多路选择器(MUX); 没有else将会综合出一个锁存器(latch)。 如果是边沿触发,将不会综合处锁存器 综上,当if-else语句不完整的时候,并不一定会综合出锁存器(latch),只有在always敏 阅读全文
posted @ 2019-05-21 09:49 MachineCat 阅读(887) 评论(0) 推荐(0)
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