【HDL coding style】verilog中if与case语句不完整产生锁存器的问题

 if-else语句不完整

有else和没有else综合后的对比：

有else 将会综合出一个多路选择器（MUX）；

没有else将会综合出一个锁存器（latch）。

如果是边沿触发，将不会综合处锁存器

 

综上，当if-else语句不完整的时候，并不一定会综合出锁存器（latch），只有在always敏感信号列表是电平触发时才会综合处锁存器。