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FPGA与ZYNQ的学习笔记
该随笔只是记录本人的学习,随笔的部分内容会有参考网上的资料,如果有侵权的部分请通知我,我会删除该部分。
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2022年12月27日
用状态机实现串口多字节数据接收
摘要: 这次设计一个可以接收多字节(通过修改例化时的位宽实现)的串口接收模块。 当接收到9个字节的数据,但是我们只需要8个字节的数据时候,我们需要的是前八位的数据还是后八位的数据我们无法确定。 所以我们需要设定一种传输协议,这种协议我们可以自定义规则。我们就设定前缀为8'h55+8'hA5,后缀为8'hF0
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posted @ 2022-12-27 17:37 Lclone
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2022年12月17日
串口接收模块——verilog实现
摘要: 1、设计想法 原理与之前的串口发送模块一样,1位的起始位和8位的数据位再加上1位的停止位。唯一不同的是在接收的时候要考虑到有干扰的情况下,为了避免干扰,我们对每位数据进行多次采样,按出现概率大的值为该数据位的值。 如果按照通常想法在每bits位中间取值的话,bit3位出现图中的干扰很有可能会读出错误
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posted @ 2022-12-17 01:04 Lclone
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2022年12月13日
用状态机实现串口多字节数据发送
摘要: 这次设计一个多字节(8-256位)且波特率可更改(通过修改例化模块的参数)的串口发送模块。 1、状态机的设定 状态机的设定有空闲、发送、和数据移位三个状态,其中空闲状态为等待多字节发送的信号; 发送状态为给8位串口发送模块传输待发送的8位数据,同时判断是否发送完数据回到空闲状态; 数据移位状态为等到
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posted @ 2022-12-13 22:50 Lclone
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2022年12月10日
串口发送模块——verilog实现
摘要: 1、串口原理 通用异步收发传输器(Universal Asynchronous Receiver/Transmitter,UART) 是一种异步收发传输器,其在数据发送时将并行数据转换成串行数据来传输, 在数据接收时将接收到的串行数据转换成并行数据,可以实现全双工传输和接收。 它包括了 RS232、
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posted @ 2022-12-10 21:47 Lclone
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2022年11月29日
ZYNQ的MIO与EMIO中断设置流程——Vivado2018.3
摘要: MIO与EMIO在各bank的分布 根据官方手册可以看到MIO分布在BANK0与BANK1有54个,而EMIO分布在BANK2与BANK3有64个。 中断系统的介绍 根据官方手册的GIC中断控制器的系统级块图可以看出中断源有:软件中断SGI、两个CPU的私有中断PPI、共享外设中断SPI(包括PS端
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posted @ 2022-11-29 10:31 Lclone
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