随笔分类 -  FPGA学习

Verilog HDL语法学习心得
摘要:1.数字电路基础知识: 布尔代数、门级电路的内部晶体管结构、组合逻辑电路分析与设计、触发器、时序逻辑电路分析与设计2.数字系统的构成: 传感器AD数字处理器DA执行部件3.程序通在硬件上的执行过程:C语言(经过编译)-->该处理器的机器语言(放入存储器)-->按时钟的节拍,逐条取出指令、分析指令、执行指令4.DSP处理是个广泛概念,统指在数字系统中做的变换(DFT)、滤波、编码解码、加密解密、压缩解压等处理5.数字处理器包括两部分:高速数据通道接口逻辑、高速算法电路逻辑6.当前,IC产业包括IC制造和IC设计两部分,IC设计技术发展速度高于IC设计7.FPGA设计的前续课程:数值分 阅读全文

posted @ 2013-11-29 19:45 LKingK 阅读(1166) 评论(0) 推荐(0)

Quartus II 中常见Warning 原因及解决方法
摘要:1.Found clock-sensitive change during active clock edge at time on register ""原因:vector source file中时钟敏感信号(如:数据,允许端,清零,同步加载等)在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。措施:编辑vector source file2.Verilog HDL assignment warning at : truncated value with size to match size of target (原因:在HDL设计中对 阅读全文

posted @ 2013-11-29 19:44 LKingK 阅读(1063) 评论(0) 推荐(0)

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