Xilinx ISE 14.1中模拟True Dual Port RAM例子
摘要:创建工程 创建工程在此略过。基本代码1、创建一个Verilog modual代码如下:module main( input clk, input rsta, input wea, input [3 : 0] addra, input [7 : 0]...
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Xilinx ISE 14.1利用Verilog产生clock
摘要:建立如下的Verilog Modulemodule myClock( input clock );endmodule建立 Verilog Test Fixturemodule test;// Inputs reg clock;// Instantiate the Unit Under Test (...
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Xilinx ISE 14.1生成Rom内核并读取Rom中的数据
摘要:建立一个项目readDataFromRom 详细过程参照另一篇文章 http://www.cnblogs.com/LCCRNblog/p/3397666.html生成一个IP内核1.右键点击项目——》New Source——》IP (CORE Generator & Architecture Wiz...
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Xilinx ISE14.1用Verilog语言实现一个半加器并测试
摘要:建立一个工程 注:Xilinx ISE的安装在此不再过多说明,网上有参考资料1.打开软件进入如下界面2.创建工程File-->New Project3.创建文件(我取名为firstTry)右键选择New Source;设置参数4.编写代码module half_add( input a, inp...
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