我的第一个verilog代码

       FPGA（Field Programmable Gate Array,现场可编程门阵列），这是一门应用相对狭窄的编程语言，主要应用在通信、图像处理领域，按照英特尔公司的预测，它在物联网

时代，会大范围应用在数据加速上，也会应用与人工智能领域。下面写一下自己的第一个verilog语言程序。

 

module   module_ex(

               input      wire    clk_a,//模块声明时，输入变量必须是wire型，逗号表示结束

               input      wire    data_i,//没有声明位宽的信号，是默认为1bit位宽

               output    wire    data_oa,//模块声明时，输出变量可以是wire型，也可为reg型

               output    wire    data_ob //最后一个接口不需要加，逗号，表示结束。

）;//括号内是接口列表，声明模块输入输出变量的

    //对比符号，两个变量的对比符号==，>，<，>=，<=

   //组合逻辑实现，当data_i等于1时，立即给data_aa赋值为1，否则等于0；（用==实现）

assign data_oa=(data_i==1'b1);//wire变量必须用=“阻塞赋值语句"，赋值关键字是assign

assign data_ob=1'b0;

assign data_oa=(data_i>=8'd10);//如果data_i大于等于10，data_oa赋值为1，否则data_i小于10时，data_oa赋值为0；

assign data_ob=(data_i>=8'd10)?1'b1:1'b0;

endmodule//与module同时出现，标明一个模块

 

出学FPGA，先写一点自己的认识，欢迎批评指正。