随笔分类 -  Verilog HDL基础

【FPGA基础】状态机
摘要：状态机由状态寄存器和组合逻辑电路组成；在不同的当前状态下，能够控制信号的变化进行状态的转移，从而实现相关信号的赋值，完成特定控制时序的设计。 状态机的三个基本要素： 状态变迁（当前状态current_state和下一状态next_state 输入条件（状态变化的触发事件 输出赋值（状态机设计的主要目 阅读全文
posted @ 2023-12-21 16:27 AnchorX 阅读(323) 评论(0) 推荐(0)
【Verilog】编码规范-coding sytle
摘要：目前所在单位并没有代码规范文档，以致于阅读代码很吃力，并且久而久之自己写的代码可读性也没法保证。在参考了很多资料后，决定按以下规范来写： 一、命名规范 1、文件命名 a、每个文件中只包含一个module、class、package，文件名于文件内容名称应相同。 2、module、class、pack 阅读全文
posted @ 2023-12-19 18:00 AnchorX 阅读(1087) 评论(0) 推荐(0)
【Verilog HDL】常量的参数化及跨模块传递
摘要：申明变量 Verilog中申明常量主要有两种方式：parameter localparam localparam用法与parameter基本一致，只是localpara定义的参数通常只在所在模块范围内使用，其赋值无法被模块之外的参数定义所改变。 parameter的跨模块传递 parameter在同 阅读全文
posted @ 2023-04-24 13:03 AnchorX 阅读(1476) 评论(0) 推荐(0)
【Verilog HDL】FPGA 仿真和调试脚本常用系统任务
摘要：一、显示任务$display和$write 系统显示任务$display和$write在仿真测试中是最为常用的信息显示方式。$display和$write任务最主要的区别在于，$display在一次输出后会自动换行，而$write则不会，他们的其他用法格式基本类似。 【语法结构】 【任务名】（“【可 阅读全文
posted @ 2023-04-17 14:25 AnchorX 阅读(475) 评论(0) 推荐(0)
【Verilog HDL】generate语法
摘要：generate可以实现某些语句的重复。 genvar 与 generate 是Verilog 2001 才有的功能，可以配合条件语句、分支语句等做一些有规律的例化或者赋值操作。 generate语法有generate for，generate if 和 generate case 三种。可以在ge 阅读全文
posted @ 2023-04-02 00:57 AnchorX 阅读(651) 评论(0) 推荐(0)
【Verilog HDL】Verilog的端口类型以及端口连接规则
摘要：Verilog中的端口类型 共分为 input、output、和 inout 三种类型，所有的端口在声明时默认为 wire 型。 Verilog中的变量类型 reg ：本质是存储器，具有寄存功能； net ：本质是一条没有逻辑的连线（wire）； Verilog的端口连接规则 端口连接规则分为模块描 阅读全文
posted @ 2021-08-19 00:47 AnchorX 阅读(3710) 评论(0) 推荐(1)