随笔分类 - FPGA基础
重剑无锋，大巧不工。
介绍通俗易懂的FPGA实用知识点。
摘要：“本文主要转载自https://zhuanlan.zhihu.com/p/93133247，高屋建瓴。其中关于如何会产生latch的部分，转载自https://zhuanlan.zhihu.com/p/34408492?from_voters_page=true。” 在FPGA的设计中，避免使用锁存
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摘要：状态机由状态寄存器和组合逻辑电路组成；在不同的当前状态下，能够控制信号的变化进行状态的转移，从而实现相关信号的赋值，完成特定控制时序的设计。 状态机的三个基本要素： 状态变迁（当前状态current_state和下一状态next_state 输入条件（状态变化的触发事件 输出赋值（状态机设计的主要目
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摘要：一、时钟设计 1、时钟分频设计 累加器时钟分频（32分频） always @(posedge clk and negedge rst_n) begin if (!rst_n) clk_cnt <= 5'b0; else clk_cnt <= clk_cnt + 1'b1; end 异步时钟分频（32
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摘要：一、Vivado FIFO IP核的使用方法和注意事项 1、fifo类型主要分两种，即同步fifo和异步fifo。 当使用异步fifo时，尤其要注意一点，复位信号rst要和wr_clk保持同步，否则将无法对fifo进行有效复位，会出现写不进数等不正常的情况。 所以当复位信号为异步信号，且与wr_cl
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摘要：在FPGA开发中，COE文件和MIF文件是常用的存储器初始化文件。COE文件和MIF文件都用于导入存储器ROM或RAM的存储数据，但是它们的格式和语法有些不同。其中COE文件主要用于Vivado，MIF文件主要用于Altera Quartus软件。本文主要介绍COE文件和MIF文件的使用方法。 一、
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摘要：一、显示任务$display和$write 系统显示任务$display和$write在仿真测试中是最为常用的信息显示方式。$display和$write任务最主要的区别在于，$display在一次输出后会自动换行，而$write则不会，他们的其他用法格式基本类似。 【语法结构】 【任务名】（“【可
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摘要：一、脉冲边沿检测原理 对输入脉冲信号进行两级寄存器的锁存 对两级寄存器进行逻辑运算，在其边沿脉冲电平变化时获取保持一个时钟周期的高电平 二、脉冲边沿检测的适用场景 同步或异步信号均可，使用脉冲边沿检测法对异步控制信号进行同步是非常简单实用的一种方式 对于异步信号的脉冲检测，采样时钟频率要高于检测信号
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摘要：一、何时何处需要复位 参考Xilinx官方文档《UltraFast Design Methodology Guide for FPGAs and SoCs (UG949)》： Xilinx器件具有专用的全局置位/复位信号 (global set/reset signal，GSR)。在器件配置结束时，
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摘要：1、门控时钟 门控时钟通过一个使能信号控制时钟的开关 组合逻辑中多用门控时钟 包含一个门电路，容易因竞争而产生不希望的毛刺 当系统不工作时可以关闭时钟，降低系统功耗 使用门控时钟并不符合同步设计的思想，它可能会影响设计的实验和验证 //////////////////////////////////
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摘要：from CSDN：https://blog.csdn.net/a419116194/article/details/103238872 from 知乎用户“王狗蛋”回答“为啥fpga设计用高复位asic设计用低复位呢？“ 一般推荐使用低电平有效，因为低电平时电路的阻抗低，噪声造成的电平变化小，也就
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摘要：在查阅了各种书和帖子之后，总结了以下inout端口的使用注意事项。 （以下资料来源： 《Xilinx FPGA开发实用教程 第二版》 https://www.cnblogs.com/sea-wind/p/4924567.html 《FPGA中的INOUT接口和高阻态》 https://blog.cs
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