IT6636 内部重定时链路与可量化信号预算解析

IT6636 是联阳半导体（ITE TECH. INC.）的 3 进 1 出 HDMI 2.1 重定时开关，每通道速率最高 12Gbps，FRL 模式 4 通道合计 48Gbps，TMDS 模式 3 通道 18Gbps，可承载 8K 与 4K60 内容。芯片兼容 HDMI2.1a、HDMI 2.0x 与 HDMI 1.x，并支持 HDCP2.3、DSC 压缩、VRR 与 FVA。本文依据规格书功能框图与第 7.3 节电气参数，梳理其内部信号通路与可量化的输入容忍度预算。
重定时开关的价值在于：高速率下板级走线或线材变长后信号质量明显下降，需要在系统中插入一个能重新生成干净时钟与数据的缓冲。IT6636 对源端与接收端而言基本透明，插入与否不影响两端协议交互。
一、三段式输入与每端口自有 EDID
功能框图显示，三个 HDMI 输入端口各自带有 RxAFE、端口检测、DDC 从机与 EDID 块；输入均衡功能在框图中以 EQ 表示，对应特性中的“自适应且可编程输入均衡，兼顾长线与短线”，不宜表述为每个端口都单独标出一个 EQ 块。每个输入端口配备独立 EDID 块（EDID0/1/2），用于应答对应源端的 EDID 读取；三个 RxDDC 从机分别应答各自源端的 DDC 访问，把“读 EDID”这一动作留在芯片内部完成，后端不必各挂一颗 EEPROM（具体实现以原厂资料为准）。
二、核心重定时链路
信号经端口选择后进入 TMDS/FRL 核心。框图可见 DigTop 内含 TMDS/FRL Core、AFE 控制与去偏斜及链路监测（AFE Control & Deskew & Link Monitor）、驱动控制（Driving Control）与输出数据控制（Output data control）；特性另说明内嵌 FRL 纠错。需要特别更正：框图中的 DDC Regen 是 DDC 通道再生/主动中继，位于 DDC 路径，不是高速数据链路的“DC Regen/直流再生”，不应把它插入 TMDS/FRL 数据重定时顺序。
去偏斜负责消除通道间偏斜，链路监测持续跟踪链路状态；FRL 纠错用于改善接收表现；驱动控制设定输出电流电平，输出控制结合可选的输出预加重与源端端接，使输出符合下游要求。规格书同时说明，TMDS/FRL 的输入端接、输出端接与输出电流电平均可编程，给板级设计留有余量。
三、输入侧的容忍度预算
第 7.3 节给出可量化的输入边界，其前提是功能工作条件（1.0V 域 0.95 至 1.05V、3.3V 域 3.0 至 3.6V）。TMDS 接收差分摆幅 150 至 1200mV；FRL 上限 1200mV，最小摆幅在 HDMI2.1a 中未直接定义（规格书注9）。片内端接阻抗 90 至 110Ω。TMDS 信号速率 250 至 6000Mbps，FRL 为 3000 至 12000Mbps（每通道 3 至 12Gbps）。
偏斜与抖动限值多限定在 3G 以上：TMDS 差分对内 0.15Tbit 加 112ps、对间 0.2Tsym 加 1.78ns；FRL 对内 0.15Tbit 加 30ps、对间 0.4Tsym 加 500ps。抖动方面：TMDS 时钟抖动 0.3Tbit；FRL 在 12G 下数据抖动 0.65Tbit。原文若引用“FRL 链路速率差 ±300ppm”，该数值不在本规格书摘录中，应删除或另注为 HDMI 规范来源。
四、输出侧的重建质量
所给 V0.65 摘录的第 7.3 节只列出差分输入参数表，未包含输出单端摆幅、发送偏斜、发送抖动的具体数值，因此本文不把输出摆幅/发送偏斜数值当作已核对参数。规格书注5声明：Rx 输入抖动容忍满足 HDMI CTS 要求；当输入满足规范时，Tx 输出抖动满足 CTS 规范。结合特性中的可编程输出电流电平、可选输出预加重与源端端接，可理解为重定时后的输出应回到标准合规窗口；若需输出摆幅/偏斜的定量预算，应查完整版规格书对应输出参数表并向原厂确认。
五、控制接口与系统对接
片内 MCU 配 Flash，可自动识别 TMDS 或 FRL 并切换工作模式，减少客户端编程量；DDC 主动中继采用三个 RxDDC 从机加一个 TxDDC 主机的结构，隔离后端 DDC 通道负载。主机通过 PCSCL 与 PCSDA（PIN30、PIN29）以标准 I2C 最高 400kHz 进行状态交换/编程；Information Block 用于与外部 SOC 互通状态；另提供 GPIO、中断（INT）、复位（SYSRISTN，图中标 SYSRSTN）与 UART 调试（URDBG）等引脚。芯片无需外置晶体，可降低 BOM，并在下游缺失或无高速数据时自动进入省电。
六、封装与电源
封装为 100 引脚 10×10 QFN，结到环境热阻 28℃/W；供电噪声要求 1.0V 域 50mVpp、3.3V 域 100mVpp。电源按 1.0V 与 3.3V 两组划分，其中 1.0V 又细分为数字核心、各 PLL 与模拟前端等多个域，去耦需贴近引脚。需注意当前 V0.65 版本的功耗表（正常工作、待机、IDDQ）三项均标 TBD，实际电流预算应以原厂后续版本为准。
七、供应渠道
IT6636 由联阳半导体（ITE TECH. INC.）开发，规格书标注 Preliminary。深圳市潜创微科技有限公司是 ITE 授权代理商，代理范围涵盖 WCH、PERICOM 等品牌，在高清音视频领域拥有多项技术专利，可提供选型咨询、参考设计与软硬件技术支持，并具备 HDMI 协会与 HDCP 2.2 协会会员身份。具体供货与技术资料，需向原厂或代理渠道确认。
结语
把功能框图拆开看，IT6636 的重定时由三段式输入、核心去偏斜/链路监测/纠错、以及可编程输出驱动共同完成；DDC Regen 属于 DDC 路径，不是“直流再生”。第 7.3 节给出的是输入容忍度与部分抖动/偏斜边界，输出侧定量参数需以完整版规格书为准。