verilog 3分频电路

做下笔记，方便以后使用和复习。

3分频电路

module clk_div3(clk, rst, clkout, div1, div2);
input clk, rst;
output clkout;
reg [1:0] counter;
output reg div1, div2;

always @ (posedge clk)
begin
    if (rst)
        counter <= 2'b00;
    else 
        case (counter)
            2'b00: counter <= 2'b01;
            2'b01: counter <= 2'b10;
            2'b10: counter <= 2'b00;
            default: counter <= 2'b00;
        endcase
end

always @ (posedge rst or posedge clk)
begin
    if (rst)
        div1 <= 1'b1;
    else if (counter == 2'b00)
        div1 <= ~div1;
    else ;
end

always @ (posedge rst or negedge clk)
begin
    if (rst)
        div2 <= 1'b1;
    else if (counter == 2'b10)
        div2 <= ~div2;
    else ;
end

assign clkout = div1 ^ div2; 

endmodule

仿真结果如下

 

 

由3分频可以推得任意奇数分频。

若计数器counter的模值为（2n-1），假设信号1为上升沿触发，则counter=0时跳变；假设信号2为下降沿触发，在counter=n时跳变。这样就保持信号1和信号2间的间隔为（2n-1)/2的周期，在(2n-1)*2的周期内clkout为两个周期，实现了（2n-1)的50%占空比分频。

 

参考：《Verilog数字系统设计与FPGA应用》P63-64，清华大学出版社，2012年11月第一版