Tcl与Design Compiler - 随笔分类 - IC_learner

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posted @ 2020-06-15 22:24 IC_learner 阅读(7) 评论(0) 推荐(0) 编辑

关于Design Complier/Library Compiler的跌坑（坑爹）记录

摘要：最近需要用DC做一些事，然后需要转库，中午偷个闲，特来记录一下中间的一些坎坷。 1.首先是要转库。我们只有.lib文件的格式，所以需要把.lib文件转换成.db格式。然后坑来了！！！DC2015及以后的版本中，Library Compiler（下称LC）是独立出来的！！！于是乎，我下了个LC2016 阅读全文

posted @ 2019-06-12 12:51 IC_learner 阅读(10046) 评论(7) 推荐(1) 编辑

Tcl与Design Compiler （十三）——Design Compliler中常用到的命令（示例）总结

摘要：本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner 本文将描述在Design Compliler中常用到的命令，这些命令按照流程的顺序进行嵌套讲解，主要是列举例子；大概的讲解布局如下所示：大概有11个部阅读全文

posted @ 2017-04-03 21:22 IC_learner 阅读(33148) 评论(2) 推荐(8) 编辑

Tcl与Design Compiler （十二）——综合后处理

摘要：本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner 概述前面也讲了一些综合后的需要进行的一些工作，这里就集中讲一下DC完成综合了，产生了一些文件，我们就要查看它生成的网表和信息，下面就来介绍DC综合完成阅读全文

posted @ 2017-04-03 11:18 IC_learner 阅读(22321) 评论(0) 推荐(3) 编辑

Tcl与Design Compiler （十一）——其他的时序约束选项（二）

摘要：本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner 前面介绍的设计都不算很复杂，都是使用时钟的默认行为作为电路的约束，都存在有路径给你约束，即信号的变化要在一个时钟周期内完成，并达到稳定值，以满足寄存器的阅读全文

posted @ 2017-04-03 00:39 IC_learner 阅读(17344) 评论(0) 推荐(0) 编辑

Tcl与Design Compiler （十）——其他的时序约束选项（一）

摘要：本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner 之前讲了基本的时序路径约束，现在我们来看一下其他的约束，然后通过实战来讲解一些其他的约束。实战中也没有前面的“理论”中的约束类型，但是可以通过实战来了解阅读全文

posted @ 2017-04-02 13:20 IC_learner 阅读(15439) 评论(1) 推荐(1) 编辑

Tcl与Design Compiler （九）——综合后的形式验证

摘要：本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner 这里来讲一下formality的使用，貌似跟tcl和DC没有很强的联系；然而说没有联系，也是不正确的。在综合完成之后，可以进行形式验证。此外这里不是专门阅读全文

posted @ 2017-03-29 00:23 IC_learner 阅读(10176) 评论(10) 推荐(1) 编辑

Tcl与Design Compiler （八）——DC的逻辑综合与优化

摘要：本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner 对进行时序路径、工作环境、设计规则等进行约束完成之后，DC就可以进行综合、优化时序了，DC的优化步骤将在下面进行讲解。然而，当普通模式下不能进行优化的，阅读全文

posted @ 2017-03-28 18:12 IC_learner 阅读(45649) 评论(2) 推荐(8) 编辑

Tcl与Design Compiler （七）——环境、设计规则和面积约束

摘要：本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner 本文的主要内容是讲解(约束针对的是逻辑综合下的约束，而实战部分则是在DC的拓扑模式下进行)： ·环境属性的约束 ·设计规则的约束 ·面积的约束 ·实战（阅读全文

posted @ 2017-03-27 20:51 IC_learner 阅读(26651) 评论(8) 推荐(7) 编辑

Tcl与Design Compiler （六）——基本的时序路径约束

摘要：本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner 时序约束可以很复杂，这里我们先介绍基本的时序路径约束，复杂的时序约束我们将在后面进行介绍。在本节的主要内容如下所示： ·时序路径和关键路径的介绍 ·建阅读全文

posted @ 2017-03-26 23:31 IC_learner 阅读(33254) 评论(12) 推荐(14) 编辑

Tcl与Design Compiler （五）——综合库（时序库）和DC的设计对象

摘要：本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner 前面一直说到综合库/工艺库这些东西，现在就来讲讲讲综合库里面有什么东西，同时也讲讲synopsys的Design Ware库。主要内容分为三个部分：标准阅读全文

posted @ 2017-03-26 13:18 IC_learner 阅读(30022) 评论(6) 推荐(11) 编辑

Tcl与Design Compiler （四）——DC启动环境的设置

摘要：本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner 主要内容有： ·启动环境的概述 ·路径变量的定义与解释 ·库的指定与解释（1）启动环境配置简述我们按照前面的基本流程使用DC进行设置，但是这里主要使阅读全文

posted @ 2017-03-26 10:40 IC_learner 阅读(35746) 评论(3) 推荐(8) 编辑

Tcl与Design Compiler （三）——DC综合的流程

摘要：本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner 1、基本流程概述首先给三个图，一个图是高层次设计的流程图：下面是我对这张图的理解： ① 设计之前，准备好库、HDL代码的思想、约束生成；然后根据设计阅读全文

posted @ 2017-03-25 23:25 IC_learner 阅读(58569) 评论(8) 推荐(12) 编辑

Tcl与Design Compiler （二）——DC综合与Tcl语法结构概述

摘要：本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner 1、逻辑综合的概述 synthesis = translation + logic optimization + gate mapping . DC工作阅读全文

posted @ 2017-03-25 15:08 IC_learner 阅读(35472) 评论(6) 推荐(11) 编辑

Tcl与Design Compiler （一）——前言

摘要：已经学习DC的使用有一段时间了，在学习期间，参考了一些书，写了一些总结。我也不把总结藏着掖着了，记录在博客园里面，一方面是记录自己的学习记录，另一方面是分享给大家，希望大家能够得到帮助。参考的书籍有很多，大概如下：虞希清老师的《专用集成电路设计实用教程》西电出版社的《数字IC系统设计》好像还有阅读全文

posted @ 2017-03-25 11:43 IC_learner 阅读(16618) 评论(7) 推荐(10) 编辑

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