这里记录一些与Verilog HDL相关的知识,比如代码与电路的关系、一些不常用但是又不得不知道的语法、一些容易犯错的地方等等
有符号数处理摘要
摘要:在FPGA设计中,一般的算数运算符都是按照无符号数进行的。那么需要有符号数计算的时候,该怎么办呢? 很久很久以前也就是Verilog-2001还没有出现时,是手动操作的,也就是说,对于一个8位的无符号数,比如reg [7:0] a; 我们手动把最高位当做符号位,剩余的7位则是数值位,整个二进制以补码
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2019-10-18 11:44
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VerilogHDL可综合设计的注意事项
摘要:可综合的语法已经记录得差不多了,剩下一些遗留的问题,在这里记录一下吧。 一、逻辑设计 (1)组合逻辑设计 下面是一些用Verilog进行组合逻辑设计时的一些注意事项: ①组合逻辑可以得到两种常用的RTL 级描述方式。第一种是always 模块的触发事件为电平敏感信号列表;第二种就是用assign 关
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2017-08-01 13:02
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VerilogHDL常用的仿真知识
摘要:在描述完电路之后,我们需要进行对代码进行验证,主要是进行功能验证。现在验证大多是基于UVM平台写的systemverilog,然而我并不会sv,不过我会使用verilog进行简单的验证,其实也就是所谓的仿真。这里就来记录一下一些验证的基础吧。 一、验证基础与仿真原理 ①综合中的语法,都适用于仿真,在
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2017-07-31 13:20
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Verilog HDL常用综合语法
摘要:前面已经记录了一些组成Verilog的基本组成,可以用这些基本组成来构成表达式。这一节,就来记录一下把这些表达式构成一个文件的各种行为描述语句。 ①这里用Verilog基本要素进行的行为描述主要是针对综合来的,也就是可以设计出实际电路来的(行为描述语句有两大子集,一个是面向综合,一个是面向仿真)。②
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2017-07-30 13:48
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关于敏感列表
摘要:①在always块中建立组合逻辑模型时,如果敏感列表没有完成,在仿真中将会以锁存器的形式出现,但是在综合中将列出所有的敏感信号列表,从而建立相应的组合逻辑(可能也是有锁存器的)。 ②@*只能对always块中的信号 敏感,对外部always块中的函数引用的信号不敏感。 ③组合逻辑中要对RAM中的每个
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2017-07-28 23:01
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Verilog HDL程序设计——基本要素
摘要:Verilog基本上熟悉了,继续整理一下Verilog的学习笔记吧。前面记载了Verilog的结构,写Verilog的结构有了,但是该怎么写呢?在写之前就得了解一下Verilog的一些基本要素了,也就是Verilog是怎么一点一点写出来的。 前面已经说到,模块名的定义要符合标识符的定义,那么什么是标
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2017-07-28 22:35
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Verilog HDL的程序结构及其描述
摘要:这篇博文是写给要入门Verilog HDL及其初学者的,也算是我对Verilog HDL学习的一个总结,主要是Verilog HDL的程序结构及其描述,如果有错,欢迎评论指出。 一、Verilog HDL的程序结构 首先我们不开始讲Verilog HDL的语法,我们从Verilog HDL的程序结构
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2017-07-27 12:58
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关于Verilog HDL的一些技巧、易错、易忘点(不定期更新)
摘要:本文记录一些关于Verilog HDL的一些技巧、易错、易忘点等(主要是语法上),一方面是方便自己忘记语法时进行查阅翻看,另一方面是分享给大家,如果有错的话,希望大家能够评论指出。 关键词: ·技巧篇: 组合逻辑输出类型选择; 语法上的变量交换; ·易忘篇: case/casex/casez语句;
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2017-07-19 09:02
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代码综合后的电路对比(不定期更新)
摘要:这里来记录一下相似代码之间的不同差异,比如同步复位与异步复位触发器的对比,上升沿复位和下降沿复位的对比等等。这里主要使用ISE的综合引擎。直接附上代码和综合后电路图,有些会有部分讲解。 一、异步复位与同步复位 我在复位电路里面讲解了同步复位和异步复位的区别,这里就不详细介绍了,链接如下:http:/
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2017-07-16 00:33
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