沙子制造者

摘要： RTL设计考虑的因素：速度和面积。 速度是芯片在稳定运行时所能达到的最高频率，这个频率由设计的时序决定，时序余量大则频率高，面积则容易理解，一般可以理解为ASIC中器件面积、门数或者FPGA中消耗的硬件资源数量。 速度快（时序余量大）的好处：设计的鲁棒性更强；整个系统的质量更有保证 消耗的面积小的好 阅读全文

摘要： Verilog HDL 的基本功能之一是描述可综合的硬件电路。 HDL语言的三大特点：互连（Connectivity）:wire型变量描述各个模块之间的端口与网线的连接关系。 并发（concurrency）：可以有效地描述并行的硬件系统，除了initial语句块内的语句是顺序执行的，其余的语句都可以 阅读全文