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2021年3月16日

svtb编写

摘要: 验证平台的编写: interface 不用管DUT的功能是什么,只需要知道接口是什么,方向,以及这些接口的规格; 开头interface <接口名>(<这里一般将时钟信号单独声明>); 将所有的端口变量声明为logic型,位也一起声明; clocking cb @(<敏感边沿,一般为posedge> 阅读全文

posted @ 2021-03-16 10:17 TCJJ 阅读(220) 评论(0) 推荐(0)

testbench

摘要: verilog testbench 产生激励; 将激励输入到待测设计; 产生预期; 获取响应; 检查响应的正确性; 根据验证目标评估验证进度; 种子传递: makefile: 头文件:SEED=$(shell data +%s) 命令行:+seed=$(SEED) 测试文件: 1 integer s 阅读全文

posted @ 2021-03-16 09:23 TCJJ 阅读(429) 评论(0) 推荐(0)

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