testbench

• verilog testbench

  • 

  • 产生激励；
  • 将激励输入到待测设计；
  • 产生预期；
  • 获取响应；
  • 检查响应的正确性；
  • 根据验证目标评估验证进度；

• 种子传递：

  • makefile：

    • 头文件：SEED=$(shell data +%s) 

    • 命令行：+seed=$(SEED)

  • 测试文件：

    integer seed
        initial begin
            if($value$plusargs("seed %d",seed)) begin
                seed = 100;
            end
        
        ...
        
        要随机的变量=$random(seed);
    10    end

  • 通用的SVTB架构图