06 2020 档案

verilog描述状态机——这玩意马虎不得
摘要：在这片文章中，我会把自己写的感觉不错的状态机贴出来，并且收集大神们写的状态机 在工程任务中，可能新手会觉得状态机不复杂，这种东西确实不复杂 但是要写出合适情景，完美的状态机却体现一个人代码功力的深厚 所以想要将我自认为优秀的状态机代码分享一下，以便以后可以查阅 阅读全文
posted @ 2020-06-17 17:29 嗨喽来了 阅读(201) 评论(0) 推荐(0)
matlab画图的所有线型
摘要：各种颜色属性选项 'r' 红色 'm' 粉红 'g' 绿色 'c' 青色 'y' 黄色 'k' 黑色 各种线型属性选项 '-' 实线 '--' 虚线 ':' 点线 '-.' 点划线 各种标记点属性选项 '.' 用点号绘制各数据点 '^' 用上三角绘制各数据点 '+' 用'+'号绘制各数据点 'v' 阅读全文
posted @ 2020-06-17 17:04 嗨喽来了 阅读(2661) 评论(0) 推荐(0)
系统的进行时序分析
摘要：待编辑 阅读全文
posted @ 2020-06-16 08:33 嗨喽来了 阅读(123) 评论(0) 推荐(0)
触发器，锁存器，D触发器的建立时间，保持时间
摘要：待编辑 阅读全文
posted @ 2020-06-16 08:30 嗨喽来了 阅读(319) 评论(0) 推荐(0)
数制和码制
摘要：二进制加减乘除计算 二进制原反补计算 二进制补码的特点，计算 不同进制的转换 不同码制的概念，异同以及用处 阅读全文
posted @ 2020-06-16 08:28 嗨喽来了 阅读(174) 评论(0) 推荐(0)
PWM调制，脉冲宽度调制，八音盒，呼吸灯
摘要：待编辑 阅读全文
posted @ 2020-06-16 08:25 嗨喽来了 阅读(151) 评论(0) 推荐(0)
自己动手写fifo+对fifo进行时序分析
摘要：昨天的面试中，面试官考察了fifo设计的问题，刚好之前做过fifo IP核的使用，fifo设计注意事项，所以，打算自己动手写一个fifo 已经在设计中了，主要是要考虑异步时序的约束问题，因为fifo设计就是异步的比较复杂，同步的较简单，但是异步fifo设计又没有合理的时钟约束，所以本篇博客就是为了解 阅读全文
posted @ 2020-06-12 11:01 嗨喽来了 阅读(644) 评论(0) 推荐(3)
FIFO的使用——quartus的 fifo ip 核使用细节
摘要：FIFO的使用 FIFO（First In First Out），即先进先出。 FPGA 或者 ASIC 中使用到的 FIFO 一般指的是对数据的存储具有先进先出特性的一个缓存器，常被用于数据的缓存或者高速异步数据的交互。它与普通存储器的区别是没有外部读写地址线，这样使用起来相对简单，但缺点就是只能 阅读全文
posted @ 2020-06-08 16:28 嗨喽来了 阅读(6634) 评论(0) 推荐(0)
fifo设计
摘要：fifo设计主要包括 存储部分 写时钟域电路部分 读时钟域电路部分 跨时钟域电路部分 fifo设计需要注意的几个关键部分 fifo设计读写指针与格雷码 由于fifo是工作在两个不同的时钟域中读地址在某一个时刻将地址跳变 0111 >1000 如果读时钟恰好在这个时刻读取数据，得到的地址有可能是000 阅读全文
posted @ 2020-06-08 11:30 嗨喽来了 阅读(684) 评论(0) 推荐(0)
FPGA——ROM的使用与仿真，signaltap II的使用，in-system memory content editor的使用
摘要：ROM的使用 使用quartus实例化字符宽度为8，深度为256的单端口一个ROM，指定mif文件的位置并进行仿真，仿真脚本如下所示 `timescale 1ns/1ns `define clk_period 20 module tb_rom_1port(); reg [7:0]addr; reg 阅读全文
posted @ 2020-06-04 21:30 嗨喽来了 阅读(719) 评论(0) 推荐(0)
FPGA——RAM的使用与仿真
摘要：RAM的使用 嵌入式存储器结构由一列列 M9K 存储器模块组成，通过对这些 M9K 存储器模块进行配置，可以实现各种存储器功能，例如： RAM、移位寄存器、 ROM 以及 FIFO 缓冲器。 使用quartus的定制ip核定制一个深度为256，宽度为8位的双端口（读写）RAM存储器，并对存储器进行仿 阅读全文
posted @ 2020-06-04 21:27 嗨喽来了 阅读(1361) 评论(0) 推荐(0)