随笔分类 - Verilog
摘要:1.parameter方法 首先有这样一个模块 1.1 defparam方法(Altera) 1.2 例化时代入(Xilinx) 2.include方法 M95XXX_Parameters.v 参数定义文件 ref.https://www.cnblogs.com/undermyownmoon/p/7
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摘要:1.判断 1.1 if ... else ... 有优先级 在组合逻辑电路中,需要避免产生Latch(避免结构不完整) Latch容易引起竞争冒险,同时静态时序分析工具也不好分析穿过Latch的路径? 1.2 case 无优先级 使用default,防止latch 1.3 casex和casez c
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摘要:1.线与、线或功能 wor 2.三态门 3.assign 和 deassign : 在过程语块中对寄存器变量强制赋值和放开; force 和 release : 在过程语块中对寄存器和线网强制赋值和放开; 4.fork..join... 并行语句,内部并行执行
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