当前标签：Verilog HDL

简化版RISC CPU设计(8bits)
理~想 2022-03-24 16:34 阅读:133 评论:0 推荐:0
有限状态机FSM
理~想 2022-03-24 13:33 阅读:65 评论:0 推荐:0
设计一个从 1 到 10 的计数器
理~想 2022-03-22 19:50 阅读:244 评论:0 推荐:0
设计一个十进制计数器
理~想 2022-03-22 19:44 阅读:247 评论:0 推荐:0
设计一个4位二进制计数器
理~想 2022-03-22 19:33 阅读:387 评论:0 推荐:0
使用连接操作符+D触发器设计循环移位寄存器
理~想 2022-03-22 19:08 阅读:185 评论:0 推荐:0
Verilog begin...end的用法
理~想 2022-03-22 18:41 阅读:4394 评论:0 推荐:0
verilog中的同步复位与异步复位
理~想 2022-03-16 19:01 阅读:1836 评论:0 推荐:0
第四节 时序逻辑代码设计与仿真(计数器和伪随机码发生器)
理~想 2022-03-06 13:36 阅读:330 评论:0 推荐:0
第三节 组合逻辑代码设计与仿真 (补码转换和七段译码设计)
理~想 2022-03-06 08:57 阅读:283 评论:0 推荐:0
第二节 组合逻辑代码设计与仿真 （多路选择器逻辑设计）
理~想 2022-03-05 21:45 阅读:605 评论:0 推荐:0
第一节 基本逻辑门设计与仿真
理~想 2022-03-05 18:04 阅读:462 评论:0 推荐:0
入门FPGA
理~想 2022-02-28 19:15 阅读:723 评论:0 推荐:1
Verilog HDL learning of road
理~想 2022-02-20 11:05 阅读:93 评论:0 推荐:0