数字电路模拟程序作业总结：从基础门电路到子电路与异常处理

课程中数字电路模拟程序的三次作业（作业集4、5、6）已全部结束。这三次作业以数字电路模拟为核心，通过逐步迭代的方式，让我在实践中完成了从基础逻辑门模拟到复杂系统构建的跨越。在这一过程中，我不仅巩固了面向对象设计的基础，更在真实场景中掌握了以下关键能力：
组合模式的落地应用：将子电路抽象为与普通元件统一的接口，实现了基本门电路与复合电路的无缝整合；
事件驱动的信号传播：基于广度优先搜索构建了稳定的信号传递机制，有效解决了多级电路中的时序依赖问题；
防御性编程体系搭建：建立了覆盖五类连接异常的校验流程，能够按优先级精准定位并输出错误信息；
架构可扩展性实践：从初期的过程式实现转向基于多态的元件体系，为后续功能扩展预留了清晰的路径。
Complexity Metrics（复杂度分析）
随着作业迭代，复杂度分析的重心逐渐从单一方法转向整体架构。由于电路模拟涉及状态流转与嵌套结构，除传统循环复杂度外，还需关注以下维度：
v(G) 循环复杂度：信号传播算法若采用暴力轮询，v(G)会随元件数量线性增长；优化为广度优先搜索后，该指标显著下降，体现了算法选择对复杂度的直接影响。
iv(G) 设计复杂度：衡量类间耦合程度。引入组合模式后，上层调用者无需区分基本元件与子电路，iv(G)得到有效控制，说明架构设计成功降低了模块间依赖。
OCavg / WMC：对于元件抽象基类及其子类，需确保各子类方法复杂度均衡。迭代过程中，新增功能被合理分散到对应子类，避免了单个类或方法的复杂度激增，保持了整体结构的稳定性。
下面我将从程序结构、测试表现、Bug分析及设计思考四个方面，对这三次作业的迭代历程进行总结。
作业集4：基础门电路与信号传播
作业要求
实现与门、或门、非门、异或门、同或门五种基本元件的模拟，支持多输入引脚，并按“类型优先、编号次之”的规则排序输出结果。
实现方式
元件建模：定义抽象基类封装输入输出映射与计算接口，五种门电路作为子类实现具体逻辑，初步建立多态体系。
信号传播：采用广度优先搜索队列驱动。初始输入信号入队后，每次出队一个信号源并更新下游引脚值；当某元件所有输入就绪且未计算时，触发计算并将输出信号重新入队，形成自动传播链。
解析适配：使用正则表达式统一解析元件名，兼容带参数（如A(8)1）与不带参数（如N1）两种格式，保证了解析层的灵活性。
代码规模与复杂度
初次实现时，主类承担了过多解析与传播逻辑，导致v(G)偏高。重构后将解析逻辑抽取至独立解析器类，传播逻辑封装至模拟器类，主类仅负责协调调度，OCavg下降约40%，结构化程度明显改善。
Bug分析
公测：正确性通过，但因未处理“元件输入引脚未全部连接”的情况，导致部分测试点输出缺失。修复方案是在计算前增加输入完整性检查，未就绪则跳过本次计算。
互测：被发现1个Bug——异或门仅支持2输入，但题目允许“两个或多个”。修复时将异或门计算改为遍历所有输入做异或累积运算。
Hack他人：成功hack 12次，主要问题集中在：输出排序规则理解错误；信号传播采用固定轮次而非广度优先搜索，导致深层电路计算不完整；正则解析未考虑多位参数等边界情况。
测试方法
使用Python脚本根据元件类型自动生成随机电路拓扑；
用Logisim导出相同电路的真值表作为基准进行对拍验证；
针对单输入与门、全0输入或门等边界情况手动构造专项测试集。
作业集5：组合电路元件扩展
作业要求
在基础门电路上新增数据选择器、数据分配器、译码器等组合电路元件，并引入三态门及其控制引脚概念。
实现方式
元件体系扩展：在原有抽象基类下新增多个子类，每个子类独立实现自身的输入引脚规则与计算逻辑。三态门引入控制引脚，当控制端无效时输出高阻态，不参与后续信号传播，体现了对特殊元件状态的差异化处理。
传播机制适配：广度优先搜索传播框架保持不变，仅通过多态调用各子类的计算方法，无需修改核心传播逻辑，充分验证了前期架构的开闭特性。
输出格式适配：针对不同元件的输出特性进行差异化处理，如数据分配器输出多位电平序列，译码器输出有效端口索引，保证了输出格式的规范性。
复杂度分析
新增元件子类后，WMC有所上升，但OCavg保持稳定，说明新增逻辑被合理分散到各子类中，未造成单个方法复杂度过高。三态门的高阻态处理增加了少量条件分支，v(G)略有提升，但仍在可控范围内，属于必要的业务逻辑复杂度。
Bug分析
公测：正确性通过，但因三态门高阻态传播处理不当，导致部分测试点输出错误。修复时明确高阻态不参与下游元件的输入计算，仅当控制端有效时才传递信号。
互测：未发现自身Bug。成功hack他人8次，主要问题包括：数据选择器地址位顺序理解错误；译码器使能端逻辑遗漏；三态门控制端无效时仍输出了确定电平而非高阻态。
测试方法
针对每种新增元件编写专项单元测试，覆盖所有合法输入组合；
构造包含三态门级联的电路，验证高阻态传播的正确性与隔离性；
沿用Logisim对拍策略，确保组合电路功能与标准器件行为一致。
作业集6：子电路与异常处理
作业要求
在已有基础上完成两项核心增量：支持子电路定义与引用，以及识别并按优先级输出5类连接异常。
实现方式
子电路：组合模式落地
定义抽象元件类作为统一接口，基本门与组合电路元件作为叶子节点，子电路作为组合节点。子电路内部维护独立的元件集合与模拟器实例，对外表现为一个普通元件。主电路无需感知子电路内部结构，完美符合开闭原则。计算时，子电路先将外部输入映射到内部输入节点，运行内部模拟器，再收集内部输出节点值映射回外部输出引脚，实现了内外逻辑的完全解耦。
异常检测：优先级链
在解析连接信息时，按固定顺序校验：是否包含多个输入源、是否无输入源、是否无输出目标、首元素是否为输入引脚、同一输入引脚是否被多条连接驱动。异常检测在解析阶段完成，一旦发现高优先级异常立即记录并终止后续低优先级检查；多条连接异常仅报告最先出现的一条，保证了错误输出的确定性与优先级正确性。
复杂度分析
引入子电路后，子电路计算方法的v(G)较高，但通过委托内部模拟器处理，自身仅负责引脚映射，实际结构化程度ev(G)保持在合理范围。异常检测方法因包含多层条件判断，v(G)偏高，但属于必要的防御逻辑，且与核心业务逻辑分离，未污染传播算法的简洁性。
Bug分析
公测：正确性与性能均满分。子电路嵌套多层仍能在时限内完成模拟，验证了组合模式的性能可行性。
互测：未被发现Bug。成功hack他人5次，问题包括：子电路内部元件编号与主电路冲突未隔离；异常检测顺序错误导致优先级输出不正确；子电路输出引脚未带子电路编号前缀，不符合输出格式要求。
手动造数据的重要性：自动生成的电路难以覆盖异常场景。笔者专门构造了包含各类边界异常的测试用例，这些针对性数据是互测hack成功的关键，也让我认识到自动化测试与手动构造相结合的必要性。
测试方法
黑盒测试：Python生成含多层嵌套子电路的随机电路，改用多组随机输入加Logisim对拍验证功能正确性；
异常专项测试：编写5类异常的单元测试，逐一验证输出格式与优先级规则；
性能测试：构造大规模电路，确保广度优先搜索传播在时限内完成，验证架构的性能上限。
关于设计模式的思考
这三次作业最大的收获是组合模式从理论走向实践。在之前的学习中，我对设计模式的理解停留在概念层面；而在数字电路模拟中，组合模式成为解决“子电路即元件”这一需求的自然选择，让我真切体会到设计模式对架构的支撑作用：
统一接口消除分支判断：计算方法对基本门、组合电路元件和子电路语义一致，上层传播算法无需任何类型判断，代码简洁且易于维护；
递归组合支持无限嵌套：子电路可嵌套子电路，天然支持任意深度的电路组合，无需为每一层嵌套编写特殊逻辑；
关注点分离提升内聚性：子电路内部细节完全封装，主电路只关心其输入输出契约，内外逻辑互不干扰，修改子电路内部实现不会影响主电路代码。
同时，我也认识到异常处理不应污染核心业务逻辑。将异常检测前置到解析阶段，使模拟器能假设“输入合法”，大幅降低了核心传播算法的复杂度。这种“校验与执行分离”的思想，不仅适用于当前作业，也为后续处理复杂系统提供了重要参考。
回顾这三次作业的迭代路径，每一次增量都建立在前一次稳定的抽象之上：作业集4奠定元件与传播基础，作业集5验证多态扩展能力，作业集6通过组合模式完成架构跃升。这种渐进式的迭代方式，让我深刻理解了“先构建稳定基础，再逐步扩展功能”的工程思维。未来若引入时序电路与反馈环，只需在现有框架上叠加状态记忆与时钟同步机制，无需重构核心架构。这三次作业建立的元件抽象与传播框架，为后续学习提供了坚实的可扩展基础，也让我对面向对象设计的价值有了更具体的认知。