FPGA中PIN连接inout类型信号

verilog中处理该问题较为复杂,尤其是当该inout类型信号比较多或者来自第三方IP时。

这时候,最佳的处理方法是使用模块原理图设计方式。^_^

posted on 2015-09-15 01:25  >GB=B  阅读(654)  评论(0)    收藏  举报

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