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2010年12月27日

大容量串行e-Flash的FPGA配置方案 转载

摘要： 大容量串行e-Flash的FPGA配置方案引 言 现场可编程门阵列FPGA(Field Programmable Gate Array)是一种集通用性强、设计灵活、集成度高和编程方便等诸多优点于一身的现场可编程ASIC。自1985年美国的Xilinx公司推出FPGA产品并取得成功以后，FPGA发展迅猛，门数不断提升，达到数百万门的规模；产品种类日益丰富，性能不断完善，在军事、通信、医疗、消费类电子等各领域发挥了巨大的作用。Xilinx公司的FPGA具有很高的性价比，其集成开发环境ISE和Webpack效率高、界面友好，因此在业界有着广泛的应用。通常对Xilinx公司的FPGA配置采用专用的配置 阅读全文

posted @ 2010-12-27 23:13 fpga_hjh 阅读(663) 评论(0) 推荐(1)

Spartan-II 应用指南 转载

摘要： Spartan-II 应用指南XAPP058 -利用嵌入式微控制器进行Xilinx在系统（In-System）编程Xilinx 高性能CPLD、FPGA和可配置的PROM系列提供了在系统（In-System）可编程性、可靠的管脚锁定和JTAG边界扫描测试功能。这一强大的特性组合使设计者能够在做出重大设计改动的同时保留原有的器件管脚，免除了重新改动PC板的需要。通过使用嵌入式控制器从板上RAM和EPROM上对这些CPLD和FPGA进行编程，即使是在现场设计者能够轻松升级、修改和测试设计。设计文件： eisp_pc.zip, eisp_sol.tar.Z, eisp_hp.tar.Z相关器件： V 阅读全文

posted @ 2010-12-27 23:11 fpga_hjh 阅读(1761) 评论(0) 推荐(1)

2010年7月23日

defparam的语法

摘要： 有机会看下defparam的语法了：如下：当一个模块引用另外一个模块时，高层模块可以改变低层模块用parameter定义的参数值，改变低层模块的参数值可采用以下两种方式：　　1)defparam 重定义参数　　语法：defparam path_name = value ;　　低层模块的参数可以通过层次路径名重新定义，如下例：module top ( .....)input....;output..... 阅读全文

posted @ 2010-07-23 14:12 fpga_hjh 阅读(1169) 评论(0) 推荐(1)

2010年7月20日

Xilinx ISE:关于related logic和unrelated logic的问题

摘要： Xilinx ISE:关于related logic和unrelated logic的问题 分类:技术笔记2007.6.30 09:44 作者：coosign | 评论：0 | 阅读：2031 ISE综合布线生成的最终报告(Design Summary)或者MAP Report中：Logic Distribution: Number of occupied Slices: 1,341 out of... 阅读全文

posted @ 2010-07-20 14:10 fpga_hjh 阅读(1650) 评论(0) 推荐(1)

2010年7月16日

关于verilog分频程序

摘要： 众所周知，分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如altera 的PLL，Xilinx的DLL.来进行时钟的分频，倍频以及相移。但是对于时钟要求不高的基本设计，通过语言进行时钟的分频相移仍然非常流行，首先这种方法可以节省芯片内部的锁相环资源，再者，消耗不多的逻辑单元就可以达到对时钟操作的目的。另一方面，通过语言设计进行时钟分频... 阅读全文

posted @ 2010-07-16 13:17 fpga_hjh 阅读(13222) 评论(3) 推荐(1)

FIFO学习（转）

摘要： 1．什么是FIFO？FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。2．什么情况下用FIFO？FIFO一般用于不同时钟域之间的数据传输，比如FIFO的一... 阅读全文

posted @ 2010-07-16 01:30 fpga_hjh 阅读(1735) 评论(2) 推荐(2)

基于Verilog HDL的异步FIFO设计与实现

摘要： 基于Verilog HDL的异步FIFO设计与实现在现代IC设计中，特别是在模块与外围芯片的通信设计中，多时钟域的情况不可避免。当数据从一个时钟域传递到另一个域，并且目标时钟域与源时钟域不相关时，这些域中的动作是不相关的，从而消除了同步操作的可能性，并使系统重复地进入亚稳定状态[1]。在有大量的数据需要进行跨时钟域传输且对数据传输速度要求比较高的场合，异步FIFO是一种简单、快捷的解决方案。 　　... 阅读全文

posted @ 2010-07-16 01:24 fpga_hjh 阅读(12046) 评论(2) 推荐(6)

同步FIFO的Verilog代码

摘要： 空间管理 您的位置: 中国电子顶级开发网--电子设计讨论、博客、超人气的电子工程师资料分享平台 » yuedx的个人空间 » 日志 这里的日志均为读书时转载的，再次澄清说明～～～ 同步FIFO的Verilog代码上一篇 / 下一篇 2009-10-25 22:39:06 / 个人分类：FPGA设计基础知识 查看( 660 ) / 评论( 3 ) / 评分( 0 / 0 ) ht... 阅读全文

posted @ 2010-07-16 01:21 fpga_hjh 阅读(4827) 评论(1) 推荐(1)

2010年5月26日

以太网Switch和PHY芯片产商名录及产品列表

摘要： 以太网Switch和PHY芯片产商名录及产品列表2009年12月10日 星期四 10:182008年，以太网器件市场年销售额已经超过了20亿美元。然而伴随着全球性的经济衰退，2009年的销售额又萎缩至20亿美金以下。预计该市场会在2011年复苏并持续增长，至2013年增至30亿美金。这种总体增长下，有一些大的趋势和重要的厂商。主要的趋势包括低成本FE、GE的SMB/SOHO switch，数据中心... 阅读全文

posted @ 2010-05-26 07:36 fpga_hjh 阅读(4603) 评论(0) 推荐(2)

2010年5月20日

DSP 硬件烧写问题

摘要： 作者：19982002　栏目：DSP技术 DSP 硬件烧写问题请教各位老师一个问题，我用2407做了一个控制板，但是pcb板焊 接成功率不高，如有得板子程序可以下载运行，通过dsp仿真器查看各项数据都是对得，就是无法烧写，出现“Error: Read status VALUE 0x0001 from symbol PRG_status FLASH algorithm failed... 阅读全文

posted @ 2010-05-20 16:23 fpga_hjh 阅读(3176) 评论(0) 推荐(1)

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