FPGA/Arduino/Matlab/Simulink一体化（二）——使用Simulink中的HDL Coder设计FPGA程序

1. Simulink中新建Model，可使用HDL Coder中的Blank DUT；

 

 2. 在HDL_DUT中设计原理图；

 

3. 在原理图设计窗口点击菜单Code--HDL Code--Options，选择语言、保存路径后Generate，即可在相应文件夹下生成Verilog HDL/VHDL程序。