瑞萨应用--CS+ for CA如何 映射管脚功能

 在写这篇文章之前，我一直使用芯片的默认设置，就是建好工程之后，打开Code Generator，双击clock generat在pin assignment下，直接点了fix setting。

但是，有些外设是可以在多个PIN脚实现的，以 R5F10BGE为例，其中CRXD0和CTXD0可以用P10、P11，也可以用P72、P73，但一个工程只能映射到其中一组IO，默认是前者。

所以，如果要用P72、P73，就要在刚建好工程后在fix setting中设置。