摘要： 问题提出：加法器只能执行加法，如果想要达到减法的效果需要 转换成补码相加。那么有没有办法从硬件上对加法器进行改进使得可以实现加减法呢？ 问题解决：在加法器上增加一个组件，组件可以遇到减法时将减数（本身以补码存储）转化成补码。这样可以提高减法效率。 要注意，对于有符号数，本身是以补码存储的，正数是自身 阅读全文

摘要： 问题提出：多位加法器依赖于单位加法器串联，那么多位加法器在计算过程中，进位的传递具有时间先后性，高位的进位依赖于所有地位的进位计算，这样导致了木桶效应，最终计算效率取决于高维进位的传递时间，减缓了加法计算效率。 问题解决：并行加法器，通过单独设计逻辑电路，使得高位加法器在同时执行一个较长的逻辑电路， 阅读全文