由加法器改进的减法器

问题提出：加法器只能执行加法，如果想要达到减法的效果需要 转换成补码相加。那么有没有办法从硬件上对加法器进行改进使得可以实现加减法呢？

 

问题解决：在加法器上增加一个组件，组件可以遇到减法时将减数（本身以补码存储）转化成补码。这样可以提高减法效率。

　　要注意，对于有符号数，本身是以补码存储的，正数是自身，复数是取反加一，这里的改进对减负数这一操作仍然使用，基于负数补码的补码是该正数这一特性。

　　这样，加法器可以接受减法符号的运算。当然这个可以在软件上只有加法器，然后用取反操作和加一操作实现，但是不如这个速度快。