第六周实验1--- FPGA设计入门

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• 实验目的
• 实验步骤

实验目的

实验目的：
通过1位全加器的详细设计，掌握原理图输入以及Verilog的两种设计方法。软件基于quartusII 13.0版本，开发板基于Intel DE2-115。 1位全加器可以用两个半加器及一个或门连接而成， 因此需要先完成半加器的设计。

实验步骤

1. 新建工程
   

路径地址存放在可找到的地方，取名无所谓

芯片选择与其他设置

2. 工程创建完成后创建新的原理图文件
   

创建完成原理图文件即可在原理图文件中添加原件，具体步骤不再详述

将设计项目设置成可调用的元件
在打开半加器原理图文件half_adder.bdf的情况下，选择菜中File中的Create/Update→Create Symbol Files for Current File项

保存文件即可

3. 半加器仿真
   新建波形文件，new一个VMF文件
   

点击空白对话框在波形文件编辑器左端大片空白处双击，出现“insert node or bus"对话框

依次点击 Node Finder，LIST ,>>

点击OK，出现波形图，设置波形图

保存文件，点击

半加器设置完成。