使用VHDL进行分频器设计

    发现了本文中几个错误的地方，本文近期准备更新[20081118]，但这个月有点忙，下个月了，非常对不起大家。本文使用实例描述了在FPGA/CPLD上使用VHDL进行分频器设计，包括偶数分频、非50%占空比和50%占空比的奇数分频、半整数（N+0.5）分频、小数分频、分数分频以及积分分频。所有实现均可通过Synplify Pro或FPGA生产厂商的综合器进行综合，形成可使用的电路，并在ModelSim上进行验证。

使用VHDL进行分频器设计