本文介绍了一个使用VHDL描述计数器的设计、综合、仿真的全过程，作为我这一段时间自学FPGA/CPLD的总结，如果有什么不正确的地方，敬请各位不幸看到这篇文章的大侠们指正，在此表示感谢。当然，这是一个非常简单的时序逻辑电路实例，主要是详细描述了一些软件的使用方法。文章中涉及的软件有Synplicity公司出品的Synplify Pro 7.7.1；Altera公司出品的Quartus II 4.2；Mentor Graphics公司出品的ModelSim SE 6.0。
版本更新说明：
Rev 0.781： 2005年1月28日，更新了后仿真部分。
Rev 0.780： 2005年1月27日，初步完成了后仿真。
Rev 0.745： 2005年1月26日，初步完成了综合后仿真。
Rev 0.740： 2005年1月25日，完成了代码综合部分。
Rev 0.731： 2005年1月22日，更改了昨天的错误，错误在于忘了写一个not。
Rev 0.730： 2005年1月21日，完成了自动验证版本的一个有错误的版本。
Rev 0.720： 2005年1月20日，完成了对前面的代码进行代码覆盖率统计。
Rev 0.713： 2005年1月19日，完成了功能仿真的第一个不读取vector file的仿真版本。
Rev 0.712： 2005年1月18日，完成了功能仿真的第一个完全仿真版本，但我发现拙作有点远离了我的写作初衷。只想介绍一下软件的一般使用方法，却有大量篇幅的代码，不知该作如何处理，郁闷ing。
Rev 0.710： 2005年1月17日，初步完成了功能仿真的第一个可用版本。
Rev 0.702： 2005年1月17日，更改了部分不正确的地方。
Rev 0.701： 2005年1月11日，完成了使用Synplify进行代码编写及编译部分。
Rev 0.700： 2005年1月10日，原来在网上我的开始BlogChina里写的，没有写完。
文章没有全部写完，在这里:
附件[一个计数器的从设计到仿真.pdf]：
http://chongyanglee.blogchina.com/inc/Des2Sim.pdf
谢谢大家！终于可以上传了，以后不用给大家回信了！谢谢！
