验证概览（之一）

验证概览

2021.1.19

• 制定验证计划
• 验证计划中应该考虑的点
• 后仿，看同步逻辑的第一个寄存器，在仿真时出现违例，原因是RDN信号是由CK信号同步过的
  ，故再用CK去驱动的第一个寄存器FF0同时接收RDN信号和CK信号，则出现revovery违例。
  解决方法：因为这是同步逻辑的第一个寄存器，后面还有两级同步，故此处的违例可以忽略，由
  后面两级确保采到稳定信号。

问题：
a. 为什么项目中时序检查里没有recovery/removal检查的报告？
答：其实是有，不过由于设定了复位到其他信号的false path，故没有报出时序报告。此处也就
不检查了。
b. 为什么复位信号路径可以设置false path ? ◯（再想，再确定）
答：recover/removal是时钟信号和复位信号失效的关系，一般设计上都是先经过复位以后，
再进行时钟的动作，故不存在时钟与复位失效信号违例导致不定态的情况，即系统动作的顺序保证
其不会出现不定态。
可能出现违例的地方通过复位信号同步失效的方法，避免了recovery/removal。

要做：
验证概览，systemverilog语法熟悉
可以写简单的测试模块
找AHB总线测例子，自己动手写，操作
能否对其仿真？
能否自己写其中的模块？
使用systemverilog实验
复试内容，两本书

近期：
AMBA总线协议手册
整理后端内容，从DC或者PT开始
《Verilog HDL高级数字设计》
Systemverilog参考，写tb，钟枫验证概览
《Arm Cortex M Book 2019 pdf Oct 19 pdf》

长期：
Verilog基础
计算机体系结构、ARM了解
数字信号处理
书单

习惯培养

• 远离手机
• 培养习惯
• 早起
• 锻炼 ◯ 一周两次
• 计划

未完成：

1. 《硬件架构艺术》4章
2. 《Verilog 高级设计》 3章
3. 后端内容总结

反思

马上要工作5年了。
五年才攒了不到10万？
2016-2017 索成易
2017-2018 四季豆 FPGA验证
2018-2019 四季豆 水
2019-2020 四季豆 文档撰写
2020-2021 四季豆 FPGA验证
5年的成长微乎其微。
自己太放纵，没有珍惜时间。
我错了，真的错了。
如果真的自己动力不足，可以考虑换工作。
不能这样下去。

真正需要勇敢的时候是周末，而不是平时。
真烂啊。
真烂啊。
真烂啊。
如陈红所说，要加油。

自己对自己的要求太松了。
工作能力真差。
真的不行。
持续学习的能力。
手机啊，呵呵呵。
一不留神，就完了。