摘要：functional coverage的用法 systemverilog功能覆盖率 https://zhuanlan.zhihu.com/p/1948884871457010190 覆盖率之——function coverage https://zhuanlan.zhihu.com/p/664928 阅读全文

摘要：SystemVerilog中的covergroup是一种用于功能覆盖的语言结构，它允许用户定义一组覆盖点（coverpoints）和交叉覆盖（cross coverage），以衡量验证的完整性。下面将详细说明covergroup的用法。 SystemVerilog Covergroup用法详解 一、 阅读全文

摘要：我们结合一个实际的实例来说明modport与clocking块结合的用法。考虑一个简单的存储器接口，包含地址、数据、写使能和读使能信号，以及一个时钟和复位。我们将定义一个接口，其中包含clocking块，并通过modport为不同的模块（如driver、monitor和DUT）提供不同的视图。 实例 阅读全文

摘要：我们之前讨论了clocking块，现在来讨论modport。modport（module port）用于在interface中定义不同的连接方向和视图，使得不同的模块可以根据自己的需要选择interface中的信号子集和方向。 一、基本概念 在SystemVerilog中，interface是一种将 阅读全文

摘要：Clocking块在SystemVerilog中主要用于在测试平台（testbench）中同步和采样信号，特别是在接口（interface）中定义。它有助于减少竞争条件，并使得测试平台更加可读和可维护。下面我将详细介绍clocking块的用法。 1. 基本语法 systemverilog clock 阅读全文

摘要：covergroup可以写在class里面，interface里面等； `ifndef APB_IF_SV `define APB_IF_SV interface apb_if (input clk, input rstn); logic [31:0] paddr; logic pwrite; lo 阅读全文

摘要：使用uvm的断点功能 在程序调试时，断点功能是非常有用的一个功能。在程序运行时，预先在某语句处设置一断点。当程序执行到此处时，停止仿真，进入交互模式，从而进行调试； 断点功能需要从仿真器的角度进行设置，不同仿真器的设置方式不同。为了消除这些设置方式的不同，UVM支持内建的断点功能，当执行到断点时，自 阅读全文

摘要：`ifndef MY_AGENT__SV `define MY_AGENT__SV class my_agent extends uvm_agent ; my_sequencer sqr; my_driver drv; my_monitor mon; uvm_analysis_port #(my_t 阅读全文

摘要：`ifndef MY_ENV__SV `define MY_ENV__SV class my_env extends uvm_env; my_agent i_agt; my_agent o_agt; my_model mdl; my_scoreboard scb; uvm_tlm_analysis_ 阅读全文

摘要：### put_response与get_response sequence机制提供了一种sequence→sequencer→driver的单向数据传输机制。但是在复杂的验证平台中，sequence需要根据driver对transaction的反应来决定接下来要发送的transaction，换言之 阅读全文