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SOC/IP验证工程师

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文章分类 -  IEEE_Verilog

【IEEE_Verilog-4.8】整数、实数、时间和实数时间
摘要:4.8 Integers, reals, times, and realtimes 除了建模硬件之外,变量在HDL模型中还有其他用途。虽然reg变量可以用于一般目的,例如计算特定net变化值的次数,但提供integer和time变量数据类型是为了方便和使描述更文档化。 声明integer、time、 阅读全文

posted @ 2022-06-18 14:56 SOC验证工程师 阅读(668) 评论(0) 推荐(0)

【IEEE_Verilog-17.10】命令行输入
摘要:17.10 Command line input 读取文件以获取用于仿真的信息的另一种方法是使用调用模拟器的命令指定信息。该信息以可选参数的形式提供给仿真器。这些参数在视觉上与其他模拟器参数不同,因为它们以加号(+)字符开头。 这些参数,下面称为plusargs,可以通过在17.10.1和17.10 阅读全文

posted @ 2022-03-27 14:15 SOC验证工程师 阅读(132) 评论(0) 推荐(0)

【IEEE_Verilog-17.11】Verilog中的数学函数
摘要:17.11 Math functions 有整数和实数的数学函数。数学系统函数可以在常量表达式中使用,如第5条所述。 17.11.1 Integer math functions 例如: integer result; result = $clog2(n); 系统函数$clog2将返回参数以2为底的 阅读全文

posted @ 2022-03-27 09:59 SOC验证工程师 阅读(168) 评论(0) 推荐(0)

【IEEE_Verilog-14.1】指定块的声明
摘要:14. Specify blocks 两种类型的HDL构造通常被用来描述结构模型(如ASIC细胞)的延迟。具体如下: 分布式延迟,指定事件通过模块内部的门和网传播所花费的时间(参见7.14) 模块路径延迟,描述一个事件在源(输入端口或inout端口)传播到目标(输出端口或inout端口)所花费的时间 阅读全文

posted @ 2022-03-26 21:29 SOC验证工程师 阅读(91) 评论(0) 推荐(0)

【IEEE_Verilog-12.2】覆写模块参数的值
摘要:12.2 Overriding module parameter values 覆写模块参数值 定义参数有两种不同的方法。第一个是module_parameter_port_list(见12.1),第二个是作为module_item(见4.10)。模块声明可以包含其中一种或两种类型的参数定义,也可以 阅读全文

posted @ 2022-03-26 21:01 SOC验证工程师 阅读(131) 评论(0) 推荐(0)

【IEEE_Verilog-4.10】参数
摘要:4.10 Parameters Verilog HDL参数既不属于变量组,也不属于网络组。参数不是变量;它们是常数。参数有两种类型:模块参数和指定参数。重新声明已经由net、参数或变量声明的名称是非法的。 这两种类型的参数都接受范围规范。默认情况下,参数parameters和specparams应尽 阅读全文

posted @ 2022-03-20 18:19 SOC验证工程师 阅读(391) 评论(0) 推荐(0)

【IEEE_Verilog-11.3】层次事件队列
摘要:11.3 The stratified event queue Verilog事件队列在逻辑上被分割成五个不同的区域。事件被添加到这五个区域中的任何一个,但只从活动区域active region中删除。 a)活动事件active events发生在当前模拟时间,可以按任何顺序处理。 b)非活动事件i 阅读全文

posted @ 2022-03-20 16:33 SOC验证工程师 阅读(227) 评论(0) 推荐(0)

【IEEE_Verilog-19.3】define和undef的用法
摘要:19.3 `define and `undef 提供了文本宏替换功能,可以使用有意义的名称来表示常用的文本片段。例如,在整个描述中重复使用一个常数的情况下,文本宏是有用的,如果常数的值需要改变,因为它只需要更改源描述中的一个位置。 文本宏工具不受编译器指令`resetall的影响。 19.3.1 ` 阅读全文

posted @ 2022-02-19 19:41 SOC验证工程师 阅读(703) 评论(0) 推荐(0)

【IEEE_Verilog-9.9】initial和always的用法
摘要:9.9 Structured procedures 结构化语句 Verilog HDL中的所有过程语句都在以下四种语句之一中指定: initial结构 always结构 task function initial和always结构在仿真开始时启用。initial结构只执行一次,当语句执行完成后,活动 阅读全文

posted @ 2022-02-18 21:03 SOC验证工程师 阅读(496) 评论(0) 推荐(0)

【IEEE_Verilog-4.6.4】tri0和tri1的用法总结
摘要:4.6.4 Tri0 and tri1 nets tri0和tri1 net模型分别具有下拉电阻和上拉电阻作用于它们。tri0 net等同于具有pull强度连续0值驱动它的wire net。tri1 net等同于具有pull强度连续1值驱动它的wire net。 当没有驱动器驱动tri0 net时, 阅读全文

posted @ 2022-02-17 20:39 SOC验证工程师 阅读(562) 评论(0) 推荐(0)

【IEEE_Verilog-12.4】generate的用法
摘要:12.4 Generate construct generate构造用于在模型中有条件地或实例化的生成块。生成块是一个或多个模块项的集合。一个生成块不能包含端口声明、参数声明、指定块或specparam声明。所有其他模块项,包括其他的generate结构,都允许在一个generate块中。gener 阅读全文

posted @ 2022-01-23 20:31 SOC验证工程师 阅读(2360) 评论(0) 推荐(1)

【IEEE_Verilog-7.9】Verilog中的逻辑强度建模Logic strength modeling
摘要:7.8 pullup and pulldown sources 上拉或下拉源的实例化声明应该以以下关键词之一开始: pullup pulldown 一个上拉源应该对连接到它的终端列表中的net赋值1,下拉源应该对连接到它的终端列表中的net赋值0。 在缺少强度的情况下,对net放置的这些源信号应该有 阅读全文

posted @ 2022-01-04 21:39 SOC验证工程师 阅读(619) 评论(0) 推荐(0)

【IEEE_Verilog-4.6/7】Verilog中的线网net类型
摘要:本文来自IEEE Standard for Verilog Hardware Description Language中4.6 Net types 4.6 net类型 有几种不同类型net,如表4-1所示: Table 4-1—Net types |wire|tri|tri0|supply0| | 阅读全文

posted @ 2022-01-03 20:14 SOC验证工程师 阅读(737) 评论(0) 推荐(0)

【IEEE_Verilog-4.4】Verilog中的充电强度charge strength和驱动强度drive strength
摘要:本文来自IEEE Standard for Verilog Hardware Description Language中4.4 strength 1 强度strength 在net声明中指定的两种类型强度如下: 当声明trireg类型的线网时应该使用充电强度charge strength 当在相同的 阅读全文

posted @ 2022-01-03 15:44 SOC验证工程师 阅读(548) 评论(0) 推荐(0)

 
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