uvm中package的用法

Package在UVM中的作用是什么？
参照【SystemVerilog的语言参考手册】的定义

【SystemVerilog包提供了额外的机制在多个SystemVerilog模块，接口和程序之间，共享参数，数据，类型，任务，函数，序列，以及特性的声明。

包是显示命名的作用域。它出现在源文本的最外层。类型，变量，任务，函数和特性都可以在一个包中声明。这些声明可以在模块，接口，程序和其他包中通过导入或完成的解析名字来引用。】

Package的引用方法
1）使用域解析操作符 ：： 进行引用
2）通过import语句进行引用
import分为显示导入和隐式导入(通配导入)。
例如要导入pkg_a中的test函数。
显示导入：import pkg_a::a;
隐式导入：import pkg_a::;
隐式搜索优先级：
在module内部 "import pkg_name::"，代表的是该package中定义的类型可能会在module等内部有效可见。只有当module等无法在内部索引到正确类型时，才会转而去package中去搜寻，如果索引到了那么该package中的这个类型则变得在module中可见。