systemverilog中符号强制转换

typedef logic [15:0] r_t;//变量类型；
r_t r;//声明变量；
integer i = 1;
string b = "";
string a = {"Hi", b};
r = r_t'(a); // OK
b = string'(r); // OK

注意不需要对等号左边要转换的类型进行实例化，因为左边实际上是变量；

关键字logic是一个数据类型。当logic单独使用时，则隐含这是一个变量var，四态变量可以使用一对关键字var logic进行显式声明。例如：
var logic [31：0] data; //一个32位宽的变量