SystemVerilog中延时的方法

100 intf.drv_ck.ch_valid <= 1;

延迟一百个时间单位后，执行后面的语句。
2.

100;

intf.drv_ck.ch_valid <= 1;
延迟一百个事件单位后，执行后面的语句。
3.
@(posedge clk);
clk上升沿到来后，执行后面的语句。
4.
repeat(10) @(posedge clk);
clk上升沿到来十次后，执行后面的语句。
5.
wait(vif.sel === 1'b1);
一直等待vif.sel为1，若等到vif.sel为1，然后执行后面的语句；若没有等到，一直阻塞。