Verilog中reg和SystemVerilog中logic的区别

关于reg和logic的区别，在SystemVerilog验证测试平台编写指南中有所提出，如下所示：
SystemVerilog对经典的reg数据类型进行了改进，使得他除了作为一个变量以外，还可以被连续赋值、门单元和模块所驱动。为了与寄存器类型相区别，这种改进的数据类型称为logic。任何使用线网的地方均可以使用logic，但是要求logic不能有多个结构性的驱动，例如在对双向总线建模的时候，此时，需要使用线网类型，例如wire，SystemVerilog会对多个数据来源解析后确定最终值。
logic数据类型的使用：

module logic_data_type(input logic rst_h);
  parameter CYCLE=20;
  logic q, q_l, d, clk, rst_l;
  initial begin
    clk = 0;  //过程赋值
    forever #(CYCLE/2) clk = ~clk;
  end
  assign rst_l = ~rst_h;  //连续赋值
  not n1(q_l, q);         //q_l被门驱动
  my_diff(q, d, clk, rst_l); //q被模块驱动
endmodule

由于logic类型只能有一个驱动，所以你可以使用它来查找网单中的漏洞。把你所有的信号都声明为logic而不是reg或wire，如果存在多个驱动，那么编译时就会出现错误。当然，有些信号你本来就希望有多个驱动，例如双向总线，这些信号就需要被定义成线网类型，例如wire。

verilog中对reg类型的解释如下：
寄存器是数据存储单元的抽象。寄存器数据类型的关键字是reg。通过赋值语句可以改变寄存器储存的值，其作用于改变触发器储存的值相当。
reg型数据常用来表示always模块内指定信号，常代表触发器。通常在设计中要由always模块通过使用行为描述语句来表达逻辑关系。在always模块内被赋值的每一个信号都必须定义成reg型。