摘要：在给FPGA做逻辑综合和布局布线时，需要在工具中设定时序的约束。通常，在FPGA设计工具中都FPGA中包含有4种路径：从输入端口到寄存器，从寄存器到寄存器，从寄存器到输出，从输入到输出的纯组合逻辑。通常，需要对这几种路径分别进行约束，以便使设计工具能够得到最优化的结果。下面对这几种路径分别进行讨论。(1)从输入端口到寄存器：这种路径的约束是为了让FPGA设计工具能够尽可能的优化从输入端口到第一级寄存器之间的路径延迟，使其能够保证系统时钟可靠的采到从外部芯片到FPGA的信号。约束名称：input delay. 约束条件的影响主要有4个因素：外部芯片的Tco，电路板上信号延迟Tpd，FPGA的Ts 阅读全文

摘要：http://www.dzsc.com/data/html/2010-5-19/83264.html 现代通信系统和测试设备常常需要尽快地将模拟信号数字化，以便在数字域中完成信号处理。但是，为模数转换器(ADC)设计变压器前端电路很有挑战性，特别是在高中频(IF)的系统中。本文总结了5个设计步骤，以帮助开发出最佳的ADC前端。这5个步骤包括：1. 了解系统和设计要求；2. 确定ADC的输入阻抗；3. 确定ADC的基本性能；4. 选择变压器及与负载匹配的无源元件；5. 对设计进行基准测试。这种设计方法简单、快捷，可以在任何应用中获得理想的性能。 第一个步骤听起很简单，但很重要，因为仅需... 阅读全文