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2019年9月12日

摘要：引用：https://www.cnblogs.com/YangGuangPu/p/11478487.html 最近在把Quartus Prime 15.1的工程移植到Vivado 2019.1，需要改变的地方还是很多的，先记一下差分信号在FPGA中的收发管脚定义和配置。以LVDS信号为例吧。在7 阅读全文

posted @ 2019-09-12 19:32 叶子321 阅读(5240) 评论(0) 推荐(0)

2019年7月29日

(* KEEP="TRUE" *)使用

摘要：在使用xilinx厂家的FPGA时，chipscope经常被用来分析和调试，在我们使用chipscope时，有的时候会发现想要添加的信号会无法找到，主要原因是ise在综合时将会对我们的v文件进行相应的优化，我们可以使用(* KEEP="TRUE"*)原语保证一些信号不被优化掉，但并不是对于任何信号都阅读全文

posted @ 2019-07-29 21:40 叶子321 阅读(7223) 评论(0) 推荐(0)

2019年7月26日

[转载]关于generate用法的总结【Verilog】

摘要：转载自http://www.cnblogs.com/nanoty/archive/2012/11/13/2768933.html Abtract generate语句允许细化时间（Elaboration-time）的选取或者某些语句的重复。这些语句可以包括模块实例引用的语句、连续赋值语句、alway 阅读全文

posted @ 2019-07-26 21:58 叶子321 阅读(379) 评论(0) 推荐(0)

2019年3月19日

Verilog中task的应用

摘要：任务就是一段封装在“task-endtask”之间的程序。任务是通过调用来执行的，而且只有在调用时才执行，如果定义了任务，但是在整个过程中都没有调用它，那么这个任务是不会执行的。调用某个任务时可能需要它处理某些数据并返回操作结果，所以任务应当有接收数据的输入端和返回数据的输出端。另外，任务可以彼此调阅读全文

posted @ 2019-03-19 20:05 叶子321 阅读(304) 评论(0) 推荐(0)