【硬件片内测试】基于FPGA的完整QPSK软解调测试,含频偏锁定,帧同步,定时点,Viterbi译码,信道,误码统计

1.引言

基于FPGA的完整QPSK软解调通信链路实现,含频偏锁定,帧同步,定时点,Viterbi译码,信道,误码统计。系统包括QPSK调制模块，QPSK软解调模块，217卷积编码模块，维特比译码模块，AWGN信道模块，误码统计模块，数据源模块，基于PN序列和cordic算法的频偏估计和补偿模块，基于PN相关峰提取的帧同步和定时点提取模块等。

2.算法测试效果

3.算法涉及理论知识概要

整体系统结构如下所示：

4.Verilog 核心接口

整个程序构架如下：