【硬件测试】基于FPGA的8PSK+卷积编码Viterbi译码硬件片内测试,包含帧同步,信道,误码统计,可设置SNR

1.引言

基于FPGA的8PSK+卷积编码Viterbi译码通信系统开发,包含帧同步,高斯信道,误码统计,可设置SNR。系统包括8PSK调制模块，8PSK解调模块，217卷积编码模块，维特比译码模块，AWGN信道模块，误码统计模块，帧同步模块，数据源模块等。

2.FPGA硬件片内测试效果

3.算法涉及理论知识概要

整体系统结构如下所示：

8PSK调制是一种相位调制方式，其基本原理是通过改变载波的相位来传递信息。在8PSK中，一个符号周期内的相位变化有8种可能的状态，分别对应3个比特的信息。因此，8PSK调制可以看作是一种将3个比特映射到一个符号的映射方式。

4.Verilog程序接口

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2025/08/16 14:59:12
// Design Name: 
// Module Name: tops_hdw
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////
 
 
module tops_hdw(
 
input i_clk,
input i_rst,
output reg [3:0] led
);
    
 
 
//产生模拟测试数据
wire signed[1:0]o_en;
wire            o_msg;
wire            dat_clk;
wire            dat_2clk;
signal signal_u(
.i_clk (i_clk),
.i_rst (~i_rst),
.o_en(o_en),
.o_bits(o_msg),
.dat_clk(dat_clk),
.dat_2clk(dat_2clk)
);
 
 
 
 
//设置SNR
wire signed[7:0]o_SNR;
vio_0 your_instance_name (
  .clk(i_clk),                // input wire clk
  .probe_out0(o_SNR)  // output wire [7 : 0] probe_out0
);
 
wire [1:0]o_enc;
wire      o_encs;
wire[2:0]o_ISET;
wire signed[15:0]o_I8PSK;
wire signed[15:0]o_Q8PSK;
wire signed[15:0]o_I8PSKs;
wire signed[15:0]o_Q8PSKs;
wire signed[31:0]o_mod_T;
wire signed[15:0]o_Nmod_T;
wire signed[31:0]o_modc_R;
wire signed[31:0]o_mods_R;
wire signed[31:0]o_Ifir_R;
wire signed[31:0]o_Qfir_R;
wire  [2:0]o_wbits;
wire       o_bits;
wire [1:0]o_bits_head;
wire [7:0]o_peak;
wire  o_en_data;
wire  o_en_pn;
wire  o_frame_start;
wire o_dec_enable;
wire o_dec;
wire signed[31:0]o_error_num;
wire signed[31:0]o_total_num;  
 
TOPS_8PSK TOPS_8PSK_u(
.i_clk        (i_clk),
.i_clkdx      (dat_clk),
.i_clkd2x     (dat_2clk),
.i_rst        (~i_rst),
.i_SNR        (o_SNR),
.i_en         (o_en),
.i_dat        (o_msg),
.o_enc        (o_enc),
.o_encs       (o_encs),
.o_ISET       (o_ISET),
.o_I8PSK      (o_I8PSK),
.o_Q8PSK      (o_Q8PSK),
.o_I8PSKs     (o_I8PSKs),
.o_Q8PSKs     (o_Q8PSKs),
.o_mod_T      (o_mod_T),
.o_Nmod_T     (o_Nmod_T),
 
.o_modc_R     (o_modc_R),
.o_mods_R     (o_mods_R),
.o_Ifir_R     (o_Ifir_R),
.o_Qfir_R     (o_Qfir_R),
.o_wbits      (o_wbits),
.o_bits       (o_bits),
.o_bits_head  (o_bits_head),
.o_peak       (o_peak),
.o_en_data    (o_en_data),
.o_en_pn      (o_en_pn),
.o_frame_start(o_frame_start),
.o_dec_enable (o_dec_enable),
.o_dec        (o_dec),
.o_error_num  (o_error_num),
.o_total_num  (o_total_num)
);
 
 
//ila篇内测试分析模块140
//ila篇内测试分析模块140
ila_0 ila_u (
    .clk(i_clk), // input wire clk
    .probe0({ 
            o_msg,o_SNR,o_I8PSKs[15:8],o_Q8PSKs[15:8],//20
            o_Nmod_T[15:4],o_Ifir_R[27:16],o_Qfir_R[27:16],o_wbits,//40
            o_error_num[15:0],o_total_num[19:0],//40
            //28
            o_en_pn,
            o_en_data,
            o_peak,//8
            o_dec_enable,o_dec,
            o_bits,
            o_bits_head
             })
    );    
 endmodule
0sj2_087m