基于FPGA的BPSK+卷积编码Viterbi译码通信系统开发,包含帧同步,高斯信道,误码统计,可设置SNR

1.算法仿真效果

系统包括BPSK调制模块，BPSK解调模块，217卷积编码模块，维特比译码模块，AWGN信道模块，误码统计模块，帧同步模块，数据源模块等。

vivado2019.2仿真结果如下（完整代码运行后无水印）：

设置SNR=15db

设置SNR=7db

设置SNR=1db

2.算法涉及理论知识概要

整体系统结构如下图所示：

2.1BPSK

BPSK信号与2ASK信号的时域表达式在形式上是完全相同的，所不同的只是两者基带信号s(t)的构成，一个由双极性NRZ码组成，另一个由单极性NRZ码组成。因此，求BPSK信号的功率谱密度时，也可采用与求2ASK信号功率谱密度相同的方法。
（1）当双极性基带信号以相等的概率（p=1/2）出现时，BPSK信号的功率谱仅由连续谱组成。BPSK信号的功率谱由连续谱和离散谱两部分组成。其中，连续谱取决于数字基带信号s(t)经线性调制后的双边带谱，而离散谱则由载波分量确定。
（2）BPSK的连续谱部分与2ASK信号的连续谱基本相同（仅差一个常数因子）。因此，BPSK信号的带宽、频带利用率也与2ASK信号的相同。
在数字调制中，BPSK（后面将会看到2DPSK也同样）的频谱特性与2ASK十分相似。相位调制和频率调制一样，本质上是一种非线性调制，但在数字调相中，由于表征信息的相位变化只有有限的离散取值，因此，可以把相位变化归结为幅度变化。这样一来，数字调相同线性调制的数字调幅就联系起来了，为此可以把数字调相信号当作线性调制信号来处理了。但是不能把上述概念推广到所有调相信号中去。
BPSK (Binary Phase Shift Keying)-------二进制相移键控。是把模拟信号转换成数据值的转换方式之一，利用偏离相位的复数波浪组合来表现信息键控移相方式。BPSK使用了基准的正弦波和相位反转的波浪，使一方为0，另一方为1，从而可以同时传送接受2值(1比特)的信息。

由于最单纯的键控移相方式虽抗噪音较强但传送效率差，所以常常使用利用4个相位的QPSK和利用8个相位的BPSK。

​二进制相移键控（BPSK）信号进行相干解调的系统，其包括：用于从所述BPSK信号中恢复出频率为2F的载波信号（C）的装置；用于将频率为2F的所述信号注入到注入锁定振荡器（ILO）中的装置，该注入锁定振荡器的固有谐振频率为f[r]，该f[r]大致等于f，该注入锁定振荡器提供用于恢复具有（θ[e]－k）/2相移的原始载波的差分输出（o[p]、o[n]）信号，其中θ=arcsin[（f[r]－r）/αA[i]f]，其中α和k是取决于所述注入锁定振荡器（ILO）中的主要非线性的类型的参数，而A[i]是所恢复的频率为2f的载波信号的幅值，以及用于将所述差分输出（o[p]、o[n]）信号与所述输入BPSK信号的副本进行组合，以产生解调信号（DEMOD）的装置。

2.2 帧同步

在数字通信中，信息通常是以帧为单位进行组织和传输的。帧同步的目的是确定每一帧的起始位置，以便接收端能够正确地解调出每帧中的数据。

设发送的帧结构为：帧同步码 + 信息码元序列 。帧同步码是具有特定规律的码序列，用于接收端识别帧的起始。

帧同步的过程就是在接收序列中寻找与帧同步码匹配的位置，一旦找到匹配位置，就确定了帧的起始位置，后续的码元就可以按照帧结构进行正确的划分和处理。
 

2.3 卷积编码，维特比译码

卷积编码是一种前向纠错编码方式，特别适用于无线通信和其他信道条件恶劣的应用场景。它主要通过卷积算子将信息序列映射成冗余度更高的码字序列。典型的卷积编码器由两个移位寄存器和一个加法器构成，遵循一定的生成多项式进行编码。

设信息序列是 u(n)，卷积编码器的两个生成多项式为 G1​(D) 和 G2​(D)，则编码输出v(n) 可以表示为：

v(n)=u(n)G1​(D)+u(n−1)G2​(D)+…

此处D 是延迟算子，实际表达形式取决于具体选择的生成多项式阶数及系数。

维特比译码是用于最大似然序列估计的一种动态规划算法，广泛应用于卷积编码以及其他序列编码的译码过程中。在卷积编码中，维特比译码器通过构造一棵称为“状态转移图”或“trellis”的树状结构来寻找最有可能的原始信息序列路径。

在 Viterbi 译码算法中，每一步都需要计算分支量度，路径量度，以及更新幸存路径，同时还需要知道状态转移网格图，时序控制等信息，其原理图如图：

假设维特比译码器面对的是接收到的带有噪声的码字序列y(n)，其目标是最小化汉明距离或最大化似然性。维特比算法的核心在于维护每一步的状态概率以及从起始状态到达当前状态的最佳路径累积代价。

状态转移方程： 对于每个时刻n 和每一个状态Sj​，其下一状态Sk​ 的最佳路径累积代价C(n,Sk​) 可以递归地表示为所有前一状态Sj​ 的累积代价加上相应路径的概率增益：

C(n,Sk​)=Sj​∈prev(Sk​)min​[C(n−1,Sj​)+P(y(n)∣Sk​)]

其中，prev(Sk​) 表示状态Sk​ 的前驱状态集合，P(y(n)∣Sk​) 是给定当前状态Sk​ 下观测到y(n) 的概率。

终止状态判决： 译码结束时，选取累积代价最小的终止状态对应的路径作为最优解，回溯此路径即得到最优译码结果。 

3.Verilog核心程序

   
    
//卷积编码
conv_217_code uut (
        .i_clk   (i_clkdx), 
        .i_reset (i_rst), 
        .i_en    (i_en),
        .i_x     (i_bits), 
        .o_enc   (o_enc)
    );
    
//并串转换
p2s p2su(
        .i_clk2x (i_clkd2x), 
        .i_reset (i_rst), 
        .i_enc   (o_enc), 
        .o_enc   (o_encs)  
);
    
 
    
    
//调制端    
BPSK_mod BPSK_mod_u(
.i_clk     (i_clk),
.i_clkdx   (i_clkd2x),
.i_rst     (i_rst),
.i_en      (i_en),
.i_bits    (o_encs),
.o_fir     (o_fir),
.o_carrier (),
.o_mod     (o_mod)
);
    
awgns awgns_u(
    .i_clk(i_clk), 
    .i_rst(i_rst), 
    .i_SNR(i_SNR), //这个地方可以设置信噪比，数值大小从-10~50，
    .i_din(o_mod), 
    .o_noise(),
    .o_dout(o_modn)
    );  
    
//解调端 [31:16]
BPSK_demod BPSK_demod_u(
.i_clk           (i_clk),
.i_rst           (i_rst),
.i_mod           (o_modn),
.o_carrier_local (),
.o_dw            (o_dw),
.o_demod         (o_demod),
.o_bits          (o_bits),
.o_bits_data     (o_bits_data),
.o_bits_head     (o_bits_head),
.o_peak          (o_peak),
.o_en_data       (o_en_data),
.o_en_pn         (o_en_pn),
.o_frame_start   (o_frame_start)
);
 
wire [1:0]o_encp;    
s2p s2pu(
        .i_clk   (i_clkd2x), 
        .i_reset (i_rst|o_frame_start), 
        .i_en    (o_en_data), 
        .i_enc   (~o_bits_data[1]), 
        .o_enc   (o_encp)  
);
    
//维特比译码
reg[39:0]dly_start;
always @(posedge i_clkdx or posedge i_rst)
begin
     if(i_rst)
      begin
      dly_start <= 40'd0;
      end
else begin
      dly_start <= {dly_start[38:0],o_frame_start};
     end
end
 
 
wire o_dec; 
conv_217_decode conv_217_decodeu(
        .i_clk    (i_clkdx), 
        .i_reset  (i_rst|dly_start[6]|dly_start[7]|dly_start[8]|dly_start[9]|dly_start[10]), //
        .i_enc    (o_encp), 
        .o_dec    (o_dec)
    );
 
//error calculate
Error_Chech Error_Chech_u(
    .i_clk(i_clk), 
    .i_rst(i_rst), 
    .i_trans(i_bits), 
    .i_en_data(o_en_data),
    .i_rec(o_dec), 
    .o_error_num(o_error_num), 
    .o_total_num(o_total_num),
    .o_rec2(o_rec2)
    );
 
 
 
endmodule
0sj_076m