摘要：Verilog HDL语法的I/O端口分为三类：input、output、inout。input端口不能被定义成寄存器变量型，只能是线网型；output端口信号可定义成寄存器型变量，并在always块内可以被赋值使用；而inout型双向端口信号不能被定义成reg型变量，因此只能采用assign赋值语... 阅读全文

摘要：在数字逻辑电路中，经常需要设计分频电路，本文是通过Verilog HDL实现了奇数次分频。以下是设计程序源代码：module freq_div( // Input clk_50, rst_n, // Output clk_div2, clk_div5 ); parameter DIV... 阅读全文