2026年7月3日 · 深度技术研究

导语

7 月初的消息：铠侠与闪迪（Sandisk）联合开发的 BiCS10 三维 NAND 闪存进入出样（sampling）阶段。两个关键数字：332 层堆叠，存储密度比上一代提升 59%，定位直指 AI 数据中心。

3D NAND 的层数竞赛已经跑了很多年，从 2014 年量产的 24 层一路堆到今天的 300 层以上。外行看热闹是"层数又涨了"，但 332 层背后是一整套存储工程的极限拉扯：沟道孔刻蚀、字线 RC、串电流衰减、晶圆键合。这篇文章把"堆叠"这两个字拆开，讲清楚层数是怎么堆上去的，以及为什么堆到 300 层以上每加一层都这么难。

为什么非要往上堆

先回答一个基础问题：为什么不继续把晶体管做小，非要往三维堆？

平面 NAND 微缩到 1x nm 级就撞墙了。浮栅或电荷俘获单元的尺寸缩到十几纳米后，相邻单元之间的电容耦合（cell-to-cell interference）会让读电压窗口彻底糊掉，电荷保持能力也随氧化层变薄而恶化。2014 年前后，业界集体转向：单元不再平铺，而是像楼房的楼层一样垂直堆叠，每层是一个字线（word line）平面，垂直穿过所有楼层的沟道孔（channel hole）是每户的"烟囱"，电荷就存贮在烟囱壁上的俘获层里。

层数堆叠直接换算成密度：同样的晶圆面积，楼层越多，bit 越多。这就是为什么层数成了各家路线图上的头号数字。BiCS 系列从 BiCS1 的 24 层，到 BiCS5 的 112 层、BiCS6 的 162 层、BiCS8 的 218 层，再到这次 BiCS10 的 332 层，基本保持每代加 40-60 层的节奏。

332 层到底难在哪

堆楼层的工艺难点，外行以为是"把楼盖高"，实际卡在几个物理环节。

第一道坎：沟道孔刻蚀的高宽比。 每层字线堆叠时，要先用等离子体刻蚀在整叠薄膜上打一个垂直孔，从最顶层一直通到最底层的选择管。332 层意味着这叠薄膜的总厚度接近 10 微米（字线间距在 20-30nm 量级），要在 10 微米深的孔里保持直径基本不变，深宽比超过 60:1。刻蚀气体到不了孔底、副产物排不出来、孔壁倾斜或弯曲（bowing），是每一代都要重新解决的工艺难题。孔的形状直接决定整串单元的电流一致性，一个孔歪了，一串 332 个单元全废。

第二道坎：字线 RC 延迟。 楼层越多，字线越长，电阻和电容都涨。读一个单元要靠字线把电压送到对应楼层，RC 变大意味着读延迟变长，写干扰和读干扰的管理也更难。332 层的字线长度是 100 层时代的三倍，这部分的电路补偿（sense amplifier 的时序设计）复杂度是指数级的。

第三道坎：串电流衰减。 垂直的 NAND 串是 332 个单元串联，单元的导通电流本来就随俘获层老化而衰减，串联数量越多，整串的电流窗口越窄，能可靠区分"0/1"的余量越小。这也是为什么层数堆高的同时，各厂都在优化电荷俘获层的材料，而不只是堆楼。

第四道坎：分两段堆叠。 单次刻蚀做不到 332 层，所以实际工艺是"string stacking"：先堆约 160-170 层刻一遍孔，再在上面继续堆另一半，两层之间用连接区缝合。这相当于盖楼盖到一半先封顶，再把上半截吊上去对接。对准精度、上下串的电气连接、额外的工艺步骤，都是成本。BiCS10 的 332 层大概率就是两个约 166 层的 deck 拼接。

密度提升 59% 从哪来

层数从 218 层（BiCS8）到 332 层只增加了约 52%，密度却提升 59%，说明 59% 不全是层数的功劳。剩余部分通常来自三处：

  • 平面方向微缩：单元的水平尺寸继续往 10nm 级压，同样的楼层面积能塞更多串
  • 每单元 bit 数：从 TLC（3bit/cell）向 QLC（4bit/cell）迁移，同样单元数容量多 33%
  • 外围电路让位：CMOS 电路从阵列旁边挪到阵列下方或采用晶圆键合，让出宝贵的芯片面积

最后这一点是 3D NAND 密度竞赛的隐藏战场。传统上存储阵列和外围电路（页缓冲、sense amp、电荷泵）平铺在同一颗 die 上，外围要占掉 20-30% 的面积。各家现在的路线分两派：一派把 CMOS 做到阵列底下（SK 海力士的 PUC/4D NAND 思路），一派用混合键合把 CMOS 晶圆和阵列晶圆面对面贴在一起（长江存储 Xtacking 的思路，键合点间距已经做到微米级以下）。铠侠这次强调密度提升，外围电路优化是绕不开的一块。

接口与封装：层数怎么变成你能买到的容量

层数堆出来的是晶圆上的 bit 密度，用户拿到手的是 SSD 容量，中间隔着 die、封装和接口三道工序。

一颗 3D NAND die 的容量由层数、每层单元数和每单元 bit 数共同决定。332 层 QLC 的 die 容量可以做到 2Tb（256GB）量级，这是 218 层时代 TLC die 的两倍以上。eSSD 里 die 还要再堆：一个封装里垂直叠 16 层 die，一颗盘放十几个封装，60TB 级的企业盘就是这么凑出来的。所以层数竞赛的每一分收益，都会沿着 die 容量、封装密度一路放大到整盘成本。

容易被忽视的是接口侧。NAND 阵列再快，也得通过 Toggle/ONFI 接口把数据倒给 SSD 主控，接口速率从几年前的 1.2GT/s 一路涨到 3.2GT/s 以上，主控通道数也从 8 通道往 16 通道走。层数堆高后读延迟变长，接口带宽必须同步跟上，否则高堆叠只带来容量、不带来吞吐。这也是为什么每一代高堆叠 NAND 发布时，配套的主控和固件几乎同时换代：存储的性能从来是阵列、接口、主控三者的合力，单看层数会被带偏。

AI 数据中心为什么需要它

BiCS10 定位"专为 AI 数据中心打造"，不是营销话术，需求是真实的。大模型训练和推理的 checkpoint 动辄 TB 级，RAG 向量库、日志和数据集要海量顺序读，AI 服务器的存储配比已经从每 GPU 1-2TB 涨到 4TB 以上。单颗 eSSD 容量要往 60TB 甚至更高走，只能靠更高堆叠的 QLC 把每 bit 成本打下来。

层数竞赛的真正驱动力是每 bit 成本。同样面积的晶圆，楼层翻倍，切出来的 bit 翻倍，单位成本下降；代价是性能（写放大、读延迟）和耐久（QLC 的 P/E 循环只有 TLC 的几分之一）。AI 负载恰好是"读多写少、容量敏感"的典型，QLC 高堆叠的缺点被场景掩盖，优点被放大，这就是 BiCS10 这类产品定位的底层逻辑。出样到量产通常还要一年以上，真正的爬坡要到明年。

我的看法：买盘和选型时怎么读这些参数

对做存储选型的工程师，这则新闻的实际价值是三个判断维度：

第一，容量优先的场景（冷数据、备份、AI 数据集、日志归档）可以放心跟 QLC 高堆叠产品，P/E 寿命在 5 年窗口内通常够用；热数据路径不要碰 QLC，写放大和延迟会让你后悔。用 nvme-cli 看盘的实际寿命消耗比看标称 TBW 靠谱：

nvme smart-log /dev/nvme0n1 | grep -E "percentage_used|media_errors"

percentage_used 超过 30% 就该考虑替换周期了，这比厂商的 TBW 数字诚实。

第二，别只看层数。332 层是工艺亮点，但同代产品的实际体验差距主要在外围电路、固件和主控。层数决定成本下限，固件决定性能上限。

第三，留意堆叠路线对可靠性的影响。双 deck 拼接意味着 die 内部多了一层缝合区，早期量产批次的缺陷密度通常会偏高，新工艺产品上市前半年我一般不碰关键业务。

3D NAND 的楼层还在往上盖，400 层的路线图已经有人画了。这场竞赛的终点不是某个层数，而是每 bit 成本与可靠性之间的平衡点。对绝大多数开发者来说，记住一点就够：存储的每一次代际跃迁，最终都会以"同价更大容量"的形式落到你的账单上。