一、引言：国产DRAM的技术坐标

长鑫存储技术有限公司（ChangXin Memory Technologies，CXMT）成立于 2016 年，是目前中国大陆规模最大、技术最完整、唯一具备 DRAM 器件设计、工艺开发、晶圆制造、封装测试与销售一体化能力的实体。在全球范围内，它是继三星（Samsung）、SK 海力士（SK Hynix）、美光（Micron）之后，第四家真正完成 DRAM 全栈自研自产的企业。

值得从工程角度厘清的一点是：长鑫目前的主力节点被业界标注为"17nm 级"。这里的"17nm"并非逻辑芯片意义上的栅长，而是 DRAM 工艺中"半节距（half-pitch）"意义上的节点标记，更接近于国际厂商 1X/1Y nm 一代（约 18-19nm 半节距）的工程定位。它与国际厂商 1α/1β（约 10-12nm class）在物理尺寸上仍存在约一代的差距，这一差距正是本文要拆解的核心——长鑫如何在没有 EUV 的前提下，用 DUV 多重曝光逼近先进制程，以及这条路线的天花板在哪里。

二、DRAM芯片基本架构：1T1C 与系统拓扑

DRAM 的物理基础是"1T1C"单元：一个访问晶体管（Access Transistor）串联一个存储电容（Cell Capacitor），通过字线（Word Line，WL）控制晶体管开关，通过位线（Bit Line，BL）读写电容上的电荷状态。电容中是否有足够电荷代表逻辑"1"或"0"，因电容存在漏电，必须周期性"刷新（Refresh）"才能保持数据——这是 DRAM（Dynamic RAM）中"Dynamic"的由来。

2.1 存储单元（1T1C）结构

flowchart LR WL["字线 WL<br/>(Word Line)"] --> T["访问晶体管<br/>Access Transistor (垂直/平面)"] BL["位线 BL<br/>(Bit Line)"] --> T T --> Cc["存储电容 Cell Cap<br/>(柱状/堆叠, 高K介质)"] Cc --> GND["极板 PL / GND"]

读取时，字线开启晶体管，电容中的微弱电荷（通常仅 20-30fF 量级、几十毫伏摆幅）被释放到位线上，位线电压被拉高或拉低，灵敏放大器（Sense Amplifier）将其与参考电压比较并放大为完整逻辑电平。放大后的信号同时回写（Restore）到电容，完成一次"读即刷新"。

2.2 芯片级系统拓扑

一个完整 DRAM 芯片由若干存储阵列（Bank）组成，每个 Bank 内部又包含行解码器、列解码器、灵敏放大器阵列与 I/O 通路。整体结构如下：

flowchart TB MCU["外部内存控制器 / SoC"] <-->|"命令 CMD / 地址 ADDR / 数据 DQ"| TOP["DRAM芯片顶层接口<br/>DQ/DQS/DM/CA总线"] TOP --> CMD["命令解码器<br/>Command Decoder"] TOP --> ROWBUF["行地址缓冲 / 锁存"] TOP --> COLBUF["列地址缓冲 / 锁存"] CMD --> CTRL["时序控制与刷新引擎<br/>(tRAS/tRCD/tCAS/Refresh)"] CTRL --> RD["行解码器 Row Decoder<br/>驱动字线 WL"] CTRL --> CD["列解码器 Column Decoder<br/>选通列选择线 YSW"] ROWBUF --> RD COLBUF --> CD RD --> ARR["存储单元阵列 Memory Cell Array<br/>(WL × BL 交叉矩阵, 1T1C单元)"] CD --> ARR ARR <-->|"位线 BL 微弱信号"| SA["灵敏放大器阵列<br/>Sense Amp Bank (每条BL一个)"] SA <-->|"读写数据通路"| GIO["全局I/O线 GIO"] GIO <-->|"16n预取 Prefetch"| IO["数据I/O接口<br/>(DQ收发器,ODT,DDL校准)"] IO <--> TOP

几个关键工程细节：

  • 行缓冲（Row Buffer）策略：DRAM 的访问粒度是"行"，一次行激活（ACTIVATE）会把整行数万个单元的数据全部读到灵敏放大器阵列中暂存。后续对同一行的列访问（READ/WRITE）只需在放大器阵列中操作，速度极快；跨行访问则需要先预充电（PRECHARGE）关闭旧行再激活新行，开销大。这是 DRAM"行命中（Row Hit）"性能优势的物理来源，也是侧信道攻击（Rowhammer）的物理根源。
  • 16n 预取（Prefetch）：DDR4 采用 8n 预取，DDR5/LPDDR5X 升级到 16n 预取——内部一次并行读出 16 个数据字，再由多路复用器串行化到外部 DQ 上。这是在不大幅提高内核阵列频率的前提下提升接口速率的关键手段。
  • DQS 数据选通：DRAM 是源同步（Source-Synchronous）接口，数据伴随差分选通信号 DQS 传输，控制器据此锁存。LPDDR5X 引入 WCK（写时钟）差分对，频率是 DQS 的 2 倍或 4 倍，用于高速写数据对齐。
  • ODT（On-Die Termination）：片上终端匹配电阻抑制信号反射，LPDDR5X 支持 DVFSQ 动态调节 VDDQ 电压（1.1V/0.6V/0.5V）以降低 I/O 功耗。

三、DUV多重曝光工艺深度剖析：长鑫绕开EUV的核心武器

EUV（极紫外，13.5nm 波长）光刻机受出口管制限制，长鑫无法获取。其 17nm 级节点完全依赖 ArFi（氩氟 immersion，193nm 波长浸没式）DUV 光刻机配合多重曝光技术。理解多重曝光，是理解长鑫技术路线的全部关键。

3.1 为什么DUV需要多重曝光

DUV 浸没式光刻的理论数值孔径 NA 上限约 1.35，瑞利判据下可分辨的最小半节距约为：

R = k1 × λ / NA ≈ 0.25 × 193nm / 1.35 ≈ 35.7nm

实际工艺 k1 约在 0.28-0.30，单次 DUV 曝光极限半节距约 38nm。而 17nm 级 DRAM 的活跃区/字线半节距需要做到 17-19nm，单次 DUV 远远不够，必须通过多重曝光"分裂"图形密度。

3.2 LELE：最朴素的双重曝光

LELE（Litho-Etch-Litho-Etch）是最直接的多重曝光方式：两次光刻-刻蚀循环，每次曝光互补的奇/偶图形，最终叠加成两倍密度的目标图形。

flowchart TB L1["光刻1: DUV曝光奇数图形"] --> E1["刻蚀1: 转移到硬掩模"] E1 --> L2["光刻2: DUV曝光偶数图形(套刻对准)"] L2 --> E2["刻蚀2: 转移到硬掩模"] E2 --> R["结果: 图形密度 ×2, 但依赖套刻精度"]

LELE 的致命弱点是套刻误差（Overlay Error）：两次曝光之间任何对准偏差都会导致图形周期不均匀（CDU 退化），在 17nm 节点套刻精度要求已逼近 2nm 量级，LELE 几乎不可用。

3.3 SADP：自对准双重曝光

SADP（Self-Aligned Double Patterning）用侧墙（Sidewall Spacer）自对准方式规避了 LELE 的套刻问题，是 DUV 路线的主力。其工艺分解如下：

flowchart TB S0["初始: 衬底 + 目标层 + 硬掩模层"] --> S1["① 沉积芯模(Mandrel)材料, 如多晶硅/SiN"] S1 --> S2["② DUV光刻曝光 + 刻蚀: 形成芯模图形(密度为目标1/2)"] S2 --> S3["③ CVD沉积侧墙材料(SiN或SiO2), 共形包覆芯模侧壁"] S3 --> S4["④ 各向异性刻蚀回刻(Reactive Ion Etch): 仅保留芯模两侧垂直侧墙"] S4 --> S5["⑤ 去除芯模(Mandrel): 湿法/干法剥离"] S5 --> S6["⑥ 以侧墙Spacer为硬掩模, 刻蚀下方目标层"] S6 --> S7["⑦ 去除Spacer: 得到密度×2的最终图形"]

SADP 的精髓在于：最终图形由 CVD 侧墙的厚度决定，而侧墙厚度由沉积时间精确控制，均匀性远优于光刻分辨率本身，因此 CD 均匀性极好。代价是工艺步骤多、对刻蚀选择比与各向异性要求极高。

3.4 SAQP：自对准四重曝光

将 SADP 流程套用两次即得到 SAQP（Self-Aligned Quadruple Patterning），图形密度提升到 4 倍。这是 17nm 级节点活跃区与字线层的核心工艺。

flowchart TB A["DUV曝光定义芯模(密度=1/4目标)"] --> B["第一轮SADP<br/>CVD侧墙 + 回刻 + 去芯模"] B --> C["密度 ×2 (侧墙图形)"] C --> D["第二轮SADP<br/>再次CVD侧墙 + 回刻 + 去前驱体"] D --> E["密度 ×4 (最终目标图形)"] E --> F["刻蚀转移至目标层"]

SAQP 的工程挑战在于：

  1. 套刻累积误差：虽然单层 SAQP 内部是自对准的，但 SAQP 层与其它图形层（如有源区与接触孔）之间仍需光刻对准，多层叠加后总套刻预算吃紧。
  2. 侧墙形貌控制：两轮 CVD 后侧墙需保持垂直、宽度一致，任何圆角、底切都会在 4× 密度下放大成桥接（Bridging）或断线（Open）。
  3. 刻蚀选择比：刻蚀目标层时不能损伤侧墙掩模，反之亦然，对等离子体化学（如含氟/含氯等离子体配比）要求苛刻。
  4. 周期成本：SAQP 单层工序数是单次光刻的 3-4 倍，晶圆吞吐量下降，但相比 EUV 仍具成本优势。

3.5 长鑫的DUV路线本质

长鑫 17nm 级节点的关键技术层（字线 WL、位线 BL、活跃区 AA、电容接触）均采用 SAQP 或 SADP 实现，部分非关键层仍用单次 DUV 或 LELE。这是一条"以工序复杂度换设备可得性"的路线：用更多刻蚀/CVD 工序与更高的工艺控制难度，换取不依赖 EUV 设备的自主可控。其物理上限大约在 12-13nm 半节距（再往下 SAQP 也力不从心，需要 EUV 或 EUV+多重曝光），这也是长鑫下一节点必须面对的工程瓶颈。

四、17nm DUV vs 三星1α EUV vs 美光1β EUV工艺对比

下表从工艺工程维度对比三家在相近代际的技术选择（数据为行业公开信息综合推断，具体参数各家保密）：

工艺维度 长鑫 17nm 级 三星 1α nm (1a) 美光 1β nm (1β)
节点半节距 ~17-19 nm ~12-13 nm ~11-12 nm
光刻光源 ArFi DUV 193nm EUV 13.5nm EUV 13.5nm
关键层曝光 DUV + SAQP(4×)/SADP(2×) EUV 单次曝光为主 EUV 单次曝光为主
多重曝光依赖 高(几乎所有关键层) 低(EUV替代多重曝光) 低
套刻精度要求 <2-3 nm(多层累积吃紧) <1.5 nm <1.5 nm
Cell size 方案 6F² 为主 4F²(垂直晶体管) 6F²/4F² 混合
掩模成本 低(DUV掩模) 高(EUV掩模单张极贵) 高
工艺步骤数 多(刻蚀/CVD循环多) 少 少
晶圆吞吐 受限于多重曝光节拍 高 高
单bit成本 中等(工序多但无EUV折旧) 高(设备折旧大) 高
良率成熟度 DDR5>80% 良率, 快速爬坡 成熟 成熟
自主可控性 高(无EUV卡口) 受限于ASML EUV 受限于ASML EUV

关键洞察：EUV 的优势在于"用更少工序、更少套刻误差实现更小图形"，但代价是设备昂贵、产能受限、且依赖 ASML 单一供应。长鑫的 DUV+SAQP 路线在物理尺寸上落后约一代，但在"不卡脖子"和"成本可控"上占优——这正是其 DDR5 能以低于国际品牌 15%-20% 价格供货的工艺经济学基础。

五、DRAM单元结构演进：6F² → 4F² 与3D柱状电容

5.1 Cell Size：6F² 与 4F² 的本质

DRAM 单元面积常用"多少倍最小特征尺寸平方（F²）"度量。F 是该节点光刻定义的最小半节距。

  • 6F² 单元：传统平面布局，字线与位线呈 90° 正交，单元为开放式布局，一个 1T1C 占约 6F²。这是 1X nm 及以前的主流方案，工艺成熟、电容做在单元侧下方，工艺难度低。长鑫 17nm 级即采用此方案。
  • 4F² 单元：通过将访问晶体管做成垂直结构（如三星的 RCAT/4F² VCAT），让字线与位线可以更紧凑排布，单元面积压缩到 4F²，密度提升约 33%。代价是晶体管沟道变长、性能下降，且电容必须做在更窄的间距内，对刻蚀与材料要求大幅提高。
flowchart LR A["6F² 平面布局<br/>WL⊥BL, 平面晶体管<br/>工艺简单, 面积大"] -->|"密度提升需求"| B["4F² 垂直布局<br/>垂直沟道晶体管(RCAT/VCAT)<br/>面积小33%, 工艺复杂"] B --> C["后续: 3D堆叠/4F²+高K电容<br/>逼近物理极限"]

长鑫目前停留在 6F²，三星 1α 已转 4F²。这是两者在密度上的又一差距来源。4F² 的工程门槛在于垂直晶体管的漏电控制与电容深宽比，长鑫向 4F² 演进是其缩小差距的必经之路。

5.2 3D柱状电容与高深宽比刻蚀

随着单元缩小，电容必须在更小 footprint 内维持 20-30fF 容量以保证信噪比（电荷量太小会被位线耦合噪声淹没）。解决方案是把电容做"高"——即深挖柱状（Cylindrical/Pillar）结构，外加高K介质材料。

高K介质：传统 SiO₂ 介电常数仅 3.9，无法在纳米厚度下兼顾容量与漏电。DRAM 普遍采用 ZAZ 三明治结构（ZrO₂/Al₂O₃/ZrO₂），介电常数可达 30-40，等效氧化层厚度（EOT）做到 0.5nm 以下。长鑫在此方向亦有自研材料工艺。

高深宽比（High Aspect Ratio, HAR）刻蚀：柱状电容的深宽比已从早期的 30:1 推进到 50:1 甚至 100:1 以上。这意味着要在直径仅几十纳米的孔中刻蚀出几微米深的垂直深坑。工程挑战包括：

  1. 刻蚀形貌控制：深孔侧壁必须近乎垂直，任何锥度都会显著降低有效电容面积。需精确控制 Bosch 工艺交替刻蚀/钝化周期。
  2. 刻蚀选择比：刻蚀目标层时不能横向掏空硬掩模或邻层，否则孔间桥接。
  3. 负载效应（Loading Effect）：高深宽比深处的反应物输运受限，刻蚀速率随深度下降，导致孔底变浅、形貌畸变，需通过等离子体源设计（如高密度 ICP）与化学配比优化补偿。
  4. 颗粒与缺陷：深孔刻蚀中聚合物副产物若排出不畅会形成残留，导致电容短路或开路，这是良率杀手。
  5. 热预算：高K介质与电极（如 TiN）需低温沉积防止互扩散，对 ALD（原子层沉积）工艺窗口要求严苛。

长鑫在 17nm 节点的电容工艺已能支撑 DDR5/LPDDR5X 良率超 80%，说明其在 HAR 刻蚀与高K材料上已建立工程能力，但向更小节点的 4F² + 更高柱状电容推进时，上述每一项挑战都会指数级放大。

六、各代DDR/LPDDR技术参数对比

规格 DDR4 DDR5 LPDDR5 LPDDR5X(8533) LPDDR5X(10667) LPDDR6(预期)
接口速率 MT/s 3200 6400 6400 8533 10667 ≥12000 (目标~14400)
数据率 per pin 1600 3200 3200 4266 5333 ~6000-7200
VDD(核心) 1.2V 1.1V 1.05V 1.05V 1.05V ~0.9-1.0V
VDDQ(I/O) 1.2V 1.1V 0.5V 0.5V 0.5V/0.4V ~0.4V
Prefetch 8n 16n 16n 16n 16n 32n(传闻)/PAM3
Bank Group 4 8 8 8 8 16(预期)
信令 NRZ NRZ NRZ NRZ+DFE NRZ+DFE+WCK PAM3(预期)
主要应用 PC/服务器 PC/服务器/AI 手机 手机/AI边缘 旗舰手机/AI端侧 AI手机/端侧大模型
长鑫状态 量产,产能转DDR5 量产,良率>80% — 量产 已送样,入小米/OPPO/vivo 2026.4送样

注：LPDDR5X 10667 相比 8533，在同等电压下数据速率提升约 25%，但由于 DVFSQ 动态调压与读写时序优化，实测整机功耗反而下降约 30%，这是长鑫送样即被国产旗舰采纳的核心原因。

七、LPDDR5X 10667 MT/s技术架构分析

LPDDR5X 在 LPDDR5 基础上做了接口提速，但保留了 LPDDR5 的内核阵列架构（16n 预取、Bank 架构、命令地址总线）。从 8533 提到 10667 MT/s 的关键在于物理层（PHY）与信号完整性的优化。

7.1 关键技术要素

  • WCK 差分写时钟：LPDDR5X 沿用 WCK，频率为 DQS 的 4 倍。10667 MT/s 下 WCK 频率达约 2.67GHz，提供高频写数据对齐基准，降低时钟抖动敏感度。
  • DFE（Decision Feedback Equalization）：接收端判决反馈均衡，用于补偿高速通道的码间干扰（ISI）。10667 MT/s 下通道损耗显著，DFE 阶数需提升（典型 4-5 阶），是 PHY 设计的核心难点。
  • 读写训练（Training）与 ZQ 校准：上电与运行中需持续校准 ODT、驱动强度与时序，适应电压/温度漂移。长鑫需与 SoC 厂商（高通/联发科/紫光展锐）协同 PHY 训练算法。
  • DVFSQ 动态电压：I/O 电压在 0.5V/0.4V 间动态切换，轻载时降压省功耗，这是 LPDDR5X 相对 LPDDR4X 整机功耗优化的主因之一。
  • 命令地址 CA 总线：LPDDR5X 采用 7-bit CA 工作在 DDR（双沿）模式，命令以多周期编码下发，相比 LPDDR4 的 10-bit CA 引脚更省功耗与面积，但对控制器时序要求更高。

7.2 功耗下降30%的来源

长鑫宣称 LPDDR5X 10667 较前代整机功耗降低约 30%，其物理来源并非单一改进，而是组合：

  1. DVFSQ 将待机与轻载 VDDQ 从 0.5V 降到 0.4V，I/O 功耗与电压平方成正比，仅此一项可省约 36% I/O 动态功耗。
  2. WCK 4× 分频降低 PHY 锁相环抖动，减少重传与刷新开销。
  3. DFE 抵消 ISI，可工作在更低驱动电流下。
  4. 增强的自刷新（Self-Refresh）与深度睡眠模式，降低待机漏电。

对端侧 AI（手机本地跑大模型）而言，内存带宽与功耗是瓶颈，10667 MT/s + 30% 省电的组合直接提升端侧推理吞吐与续航，这是供应链采纳的商业逻辑底层。

八、LPDDR6技术前瞻

JEDEC 的 LPDDR6 标准尚在制定中（截至本文成文），业界共识方向如下，长鑫计划 2026 年 4 月进入送样、有望 2026 下半年首发，意味着它需要在标准冻结前提前布局工程实现。

8.1 预期关键特性

维度 LPDDR5X(10667) LPDDR6(预期)
速率 10667 MT/s 12100-14400 MT/s
信令 NRZ(2电平) PAM3(3电平, 每符号1.58bit)
预取 16n 24n/32n
VDD 1.05V ~0.9V
VDDQ 0.5V/0.4V ~0.4V/0.35V
PHY 均衡 DFE 4-5阶 DFE + MLSE, 更高阶
目标场景 旗舰手机 端侧大模型/AI眼镜/汽车

PAM3 信令：从 NRZ（二电平）转向 PAM3（三电平，如 -1/0/+1）后，每个符号携带 log₂3≈1.58 bit，相同波特率下数据率提升约 58%。代价是眼图从二电平变成三眼，判决门限更窄、对噪声与 ISI 更敏感，需要更强均衡（DFE + MLSE 序列检测）与时钟恢复。这是 LPDDR6 PHY 设计的核心工程难点，也是长鑫能否赶上的关键技术关卡。

更低电压：VDD 降至 0.9V 量级进一步降低动态功耗（功耗 ∝ V²），但低压下晶体管驱动能力下降，时序裕量收窄，对工艺角（Process Corner）与设计余量要求更高。

8.2 长鑫首发的工程意义

若长鑫能在 2026 下半年实现 LPDDR6 首发或准首发，意味着其在 PHY/IO 设计、PAM3 信号处理、与 SoC 厂商的 IP 协同上已追平国际第一梯队——即便制程仍用 DUV 多重曝光，也能通过架构与设计弥补工艺代差。这是"以设计换工艺"策略的最高体现，也是国产 DRAM 在制程受限下的破局路径。

九、全球DRAM竞争格局技术路线图

flowchart TB subgraph SAMSUNG["三星 Samsung"] SA1["1α nm EUV + 4F²"] --> SA2["1β nm EUV"] --> SA3["1c nm / 1d nm"] SA3 --> SA4["HBM4 / LPDDR6 / DDR6"] end subgraph HYNIX["SK海力士 SK Hynix"] HY1["1a nm EUV"] --> HY2["1b nm EUV + HBM3E领先"] --> HY3["1c nm"] HY3 --> HY4["HBM4 / LPDDR6"] end subgraph MICRON["美光 Micron"] MI1["1α DUV"] --> MI2["1β EUV"] --> MI3["1γ nm"] MI3 --> MI4["HBM4 / LPDDR6"] end subgraph CXMT["长鑫 CXMT"] CX1["17nm级 DUV+SAQP<br/>DDR4/DDR5/LPDDR5X"] --> CX2["下一节点(12-13nm级?)<br/>需突破DUV极限"] CX2 --> CX3["LPDDR6 2026送样(设计先行)"] CX3 --> CX4["HBM(在研)"] end SA4 -.对标.-> CX3 HY4 -.对标.-> CX4 MI4 -.对标.-> CX3

各路线的工程定位：

  • 三星：制程最激进，1α 即转 4F² + EUV，技术领先但设备依赖 ASML，且 HBM 与先进封装同步推进。
  • SK 海力士：HBM 绝对领先（HBM3E/HBM4），制程稳扎稳打，靠 HBM 在 AI 算力链中卡位。
  • 美光：1α 仍用 DUV（与长鑫同源思路），1β 才上 EUV，节奏介于三星与长鑫之间，HBM 起步较晚。
  • 长鑫：制程落后约一代，但以 DUV+SAQP 保证自主可控与成本，靠 LPDDR5X/6 设计与供应链协同缩小应用代差，HBM 尚在研发早期。上海 12 英寸超级工厂（规划月产能 40-60 万片，主攻高端）是其下一阶段量产爬坡的物理载体。

HBM 的缺位：长鑫目前 HBM 还在路上，而 HBM 是 AI 训练/推理带宽的核心载体。这是长鑫相对 SK 海力士最大的结构性短板。HBM 本质是 DRAM die 通过 TSV/微凸点 3D 堆叠，对基础 DRAM 良率、TSV 工艺、键合对准均有高要求，长鑫需先夯实 12nm 级 DRAM 再上 HBM，时间窗紧迫。

十、结语：技术路线的工程辩证

长鑫的技术路线本质上是一场工程辩证：在 EUV 不可得的硬约束下，用 DUV 多重曝光（SADP/SAQP）把 17nm 级节点的物理密度做到接近国际 1X/1Y 代际水平，以工序复杂度与工艺控制难度换取设备自主；在制程落后一代的现实中，用 LPDDR5X/LPDDR6 的接口架构与 PHY 设计先行，靠"设计补工艺"在应用层缩小代差；在 HBM 缺位的格局下，先把移动端 LPDDR 做透，再图高端。

这条路线的天花板清晰可见——DUV+SAQP 的物理极限约在 12-13nm 半节距，再往下必须 EUV；4F² 与更高深宽比柱状电容的工程难度随节点指数上升；LPDDR6 的 PAM3 与 HBM 的 TSV 堆叠都需要新一轮研发投入。长鑫从 17nm DUV 多重曝光走到 LPDDR6 送样，已证明其具备完整的 DRAM 工程闭环能力；能否在下一节点突破 DUV 极限、补齐 HBM，将决定它从"全球第四"走向"全球第一梯队"的距离。

本文为纯技术分析，所有工艺参数与路线判断基于行业公开技术信息综合推断，不代表厂商官方披露，亦不构成任何投资建议。