一、事件概述
2026 年 7 月 13 日，我国首颗采用软件定义与三维近存计算技术的 AI 芯片在上海正式亮相。这颗芯片在 14 纳米制程工艺上，实现了每秒 520 万亿次浮点运算（520 TFLOPS）的算力。[1]
其核心突破在于：不依赖先进制程（如 2nm/3nm），而是通过底层架构创新走出一条自主发展路径。这一思路在全球半导体供应链动荡的背景下，具有深远的战略意义。
二、技术原理深度解析
2.1 两大核心技术路线
这颗芯片同时采用了两种互补的架构创新：
路线一：软件定义芯片（Software-Defined Chip）
传统芯片的硬件功能是固定的——设计完成后，电路结构就确定了。软件定义芯片的理念是：硬件资源可以根据不同计算任务动态重构。
传统芯片架构：
┌─────────────────────────────────────────┐
│ 固定功能单元（ALU/FPU/乘法器） │
│ ┌─────┐ ┌─────┐ ┌─────┐ ┌─────┐ │
│ │ ALU │ │ ALU │ │ ALU │ │ ALU │ ← 功能固定 │
│ └─────┘ └─────┘ └─────┘ └─────┘ │
│ ↓ 数据搬运到内存 │
│ ┌─────────────────────────┐ │
│ │ DRAM 内存 │ │
│ └─────────────────────────┘ │
└─────────────────────────────────────────┘
软件定义芯片架构：
┌─────────────────────────────────────────┐
│ 可重构计算阵列 │
│ ┌─────┐ ┌─────┐ ┌─────┐ ┌─────┐ │
│ │矩阵乘│ │卷积 │ │注意力│ │自定义│ ← 运行时配置 │
│ │(GEMM)│ │(Conv)│ │(Attn)│ │逻辑 │ │
│ └─────┘ └─────┘ └─────┘ └─────┘ │
│ ↓ 配置指令（Software） │
│ ┌─────────────────────────┐ │
│ │ 任务 → 映射到硬件资源 │ │
│ └─────────────────────────┘ │
└─────────────────────────────────────────┘
工程意义：
- 同一颗芯片可以高效运行 Transformer 大模型、CNN 视觉模型、RNN 序列模型等不同架构
- 无需为每种任务流片专用 ASIC，大幅降低部署成本
- 通过软件更新即可支持新的算子类型，延长芯片生命周期
路线二：三维近存计算（3D Near-Memory Computing）
这是解决 AI 计算"存储墙"瓶颈的关键技术。传统架构中，计算单元和内存分离，数据搬运成为性能瓶颈：
传统架构的"存储墙"问题：
计算单元 ←──── 6.4 TB/s ────→ 内存（HBM/LPDDR）
│ │
│ 峰值算力: 520 TFLOPS │ 峰值带宽: 6.4 TB/s
│ │
│ 算术强度: 每字节支持 ~81 次运算 │
│ │
└────────── 数据搬运瓶颈 ────────┘
当模型计算访存比低于 81 时，芯片算力被内存带宽限制，无法跑满 520 TFLOPS。
三维近存计算的解决方案：将计算单元和存储单元在垂直方向堆叠，通过硅通孔（TSV, Through-Silicon Via）实现超高密度互联。
三维近存计算架构：
┌─────────────────────────────┐ ← Layer 3: 逻辑控制层
│ 控制器 / 调度器 │
├─────────────────────────────┤
│ ┌───┐ ┌───┐ ┌───┐ ┌───┐ │ ← Layer 2: 计算层（PE阵列）
│ │PE │ │PE │ │PE │ │PE │ │ PE = Processing Element
│ └───┘ └───┘ └───┘ └───┘ │
├─────────────────────────────┤ ← TSV 垂直互联（数百GB/s per TSV）
│ ┌───┐ ┌───┐ ┌───┐ ┌───┐ │
│ │Bank│ │Bank│ │Bank│ │Bank│ │ ← Layer 1: 存储层（SRAM/DRAM）
│ └───┘ └───┘ └───┘ └───┘ │
├─────────────────────────────┤ ← TSV 垂直互联
│ ┌───┐ ┌───┐ ┌───┐ ┌───┐ │
│ │Bank│ │Bank│ │Bank│ │Bank│ │ ← Layer 0: 存储层（扩展）
│ └───┘ └───┘ └───┘ └───┘ │
└─────────────────────────────┘
优势：
- 计算单元到存储的距离从"厘米级"缩短到"微米级"
- 访存带宽从片外 DRAM 的数百 GB/s 提升到 TSV 互联的数 TB/s
- 能效比提升 10x 以上（数据搬运能耗大幅降低）
2.2 关键技术指标
| 指标 | 数值 | 行业对比 |
|---|---|---|
| 制程工艺 | 14 nm | 同期国际旗舰：3-5 nm |
| 峰值算力 | 520 TFLOPS | 约等于 NVIDIA H100 (FP16) 的 50-60% |
| 访存带宽 | 6.4 TB/s | 与 H100 (3.35 TB/s) 相比有优势 |
| 算力/带宽比 | ~81 ops/byte | 适合大模型推理和训练 |
| 架构 | 软件定义 + 3D 近存 | 国际首创双技术路线融合 |
关键洞察：虽然 14nm 制程在晶体管密度上落后于 3nm，但通过架构创新补偿了制程差距。这验证了"架构即算力"的技术路线可行性。
三、全栈产品体系
同步发布的不仅是单颗芯片，而是完整的软硬件生态：
┌─────────────────────────────────────────────┐
│ 上层应用 │
│ 大模型训练 │ 大模型推理 │ 科学计算 │ 自动驾驶 │
└───────────────────┬─────────────────────────┘
│
┌───────────────────▼─────────────────────────┐
│ 软件栈 │
│ PyTorch │ TensorFlow │ 飞桨 │ 自定义算子 │
│ （兼容主流深度学习框架） │
└───────────────────┬─────────────────────────┘
│
┌───────────────────▼─────────────────────────┐
│ 编译器/运行时 │
│ 自动算子融合 │ 内存优化 │ 分布式通信库 │
│ （针对软件定义架构的专用优化） │
└───────────────────┬─────────────────────────┘
│
┌───────────────────▼─────────────────────────┐
│ 硬件形态 │
│ 单张加速卡 → AI 服务器 → 液冷超节点 → 大规模智算集群 │
└─────────────────────────────────────────────┘
3.1 硬件产品矩阵
| 形态 | 配置 | 适用场景 |
|---|---|---|
| 单卡 | 1 颗芯片，520 TFLOPS | 边缘推理、开发测试 |
| AI 服务器 | 8 卡，~4 PFLOPS | 中小模型训练/推理 |
| 液冷超节点 | 64 卡，~33 PFLOPS | 大模型预训练 |
| 智算集群 | 千卡级，~520 PFLOPS | 超大规模模型训练 |
3.2 软件兼容性
芯片配套的全栈软件工具链实现了对主流框架的兼容：
- PyTorch / TensorFlow：通过自定义后端接入
- 飞桨（PaddlePaddle）：深度优化，原生支持
- ONNX：支持模型导入导出
- 自定义算子：软件定义架构允许用户自定义计算逻辑
四、与行业旗舰的对比分析
4.1 算力对比
| 芯片 | 制程 | FP16/BF16 算力 | 内存带宽 | 发布时间 |
|---|---|---|---|---|
| 我国自研芯片 | 14 nm | 520 TFLOPS | 6.4 TB/s | 2026-07 |
| NVIDIA H100 | 4 nm | 989 TFLOPS | 3.35 TB/s | 2022 |
| NVIDIA H200 | 4 nm | 989 TFLOPS | 4.8 TB/s | 2024 |
| AMD MI300X | 5 nm | 1.3 PFLOPS | 5.3 TB/s | 2023 |
| 华为昇腾 910B | 7 nm | 376 TFLOPS | 3.2 TB/s | 2023 |
4.2 能效比对比
由于采用了三维近存计算，这颗芯片在能效比上可能具有优势：
能效比估算（理论值）：
传统架构（H100）：
- 算力: 989 TFLOPS
- 功耗: ~700W
- 能效: ~1.4 TFLOPS/W
三维近存架构（自研芯片）：
- 算力: 520 TFLOPS
- 功耗: 估算 ~200-300W（14nm 制程功耗较高，但近存计算大幅降低数据搬运能耗）
- 能效: 估算 ~1.7-2.6 TFLOPS/W
结论：虽然制程落后 2-3 代，但架构创新使能效比达到甚至超越国际旗舰水平
4.3 供应链自主度
| 维度 | 国际旗舰（NVIDIA/AMD） | 自研芯片 |
|---|---|---|
| 先进制程依赖 | 必须（3-5nm） | 不需要（14nm） |
| EUV 光刻机 | 必需 | 不需要 |
| 供应链风险 | 高（出口管制、地缘政治） | 低（成熟工艺国内可量产） |
| 迭代周期 | 18-24 个月（先进制程流片周期长） | 12-18 个月（成熟工艺流片快） |
五、行业影响分析
5.1 对国产 AI 算力生态的意义
短期影响（1-2 年）：
- 为受限于先进制程供应的国产 AI 服务器提供算力底座
- 降低对进口 GPU 的依赖，提升供应链安全性
- 在特定场景（推理、中小模型训练）实现可替代
中期影响（3-5 年）：
- 软件定义架构的灵活性使其能快速适配新兴模型架构
- 14nm 成熟工艺的量产成本远低于 3nm，在成本敏感场景具有竞争力
- 形成"架构创新 → 软件生态 → 应用落地"的正向循环
长期影响（5 年以上）：
- 验证了"不依赖先进制程，靠架构创新实现高端算力"的技术路线
- 为全球半导体行业提供"制程追赶之外的另一条路"
- 推动三维集成、近存计算等技术的产业化落地
5.2 技术路线的启示
这次发布传递了一个重要信号：算力竞赛不只是制程竞赛。
算力 = 晶体管数量 × 时钟频率 × 架构效率
传统路线： 新路线：
↑ 晶体管数量 ↑ 架构效率
（先进制程） （软件定义 + 近存计算）
依赖光刻机 依赖设计能力
供应链风险高 供应链自主可控
在先进制程供应受限的背景下，通过提升架构效率来弥补制程差距，是一条务实且可持续的发展路径。
5.3 挑战与待验证问题
尽管技术路线令人振奋，但仍需关注以下实际挑战：
- 软件生态成熟度：与 NVIDIA CUDA 生态相比，新芯片的软件工具链和开发者社区仍处于早期
- 大规模集群通信：千卡级集群的 AllReduce 通信效率、网络拓扑优化需要实际验证
- 实际工作负载表现：理论算力 ≠ 实际利用率，Transformer 等大模型在这颗芯片上的实际 MFU（Model FLOPs Utilization）待公布
- 量产良率：14nm 三维封装工艺的量产良率和成本控制
六、总结
| 维度 | 评价 |
|---|---|
| 技术创新 | 软件定义 + 三维近存的双路线融合，国际首创 |
| 战略意义 | 不依赖先进制程，供应链自主可控 |
| 算力水平 | 520 TFLOPS，达到国际主流水平 |
| 生态完整度 | 全栈软硬件体系，兼容主流框架 |
| 待验证项 | 大规模集群性能、软件生态成熟度、量产良率 |
核心结论：这颗芯片的最大价值不在于单项指标的突破，而在于它证明了"架构创新可以对冲制程差距"这一命题的可行性。在全球半导体供应链重构的大背景下，这种"以设计换工艺"的思路，为国产高端算力芯片提供了一条可持续、可落地的发展路径。
浙公网安备 33010602011771号