摘要： 首先要指出的是wire[7,0]a和wire[8,1]a这样的表达在verilog中是错误的，应该写成wire[7:0]a和wire[8:1]awire[7:0]a表示定义了一个wire型数据，该数据由8位的二进制数组成，该数据的第1位表示为wire[7]第2位表示为wire[6] . . . . 阅读全文

摘要： 理想状态下，导线是没有电阻，电容和电感的。而在实际中，导线用到了金属铜，它有一定的电阻率，如果导线足够长，积累的电阻也相当可观。两条平行的导线，如果互相之间有电压差异，就相当于形成了一个平行板电容器（你想象一下）。通电的导线周围会形成磁场（特别是电流变化时），磁场会产生感生电场，会对电子的移动产生影 阅读全文

摘要： $display(p1,p2, …,pn); $write(p1,p2, …,pn); 这两个函数和系统任务的作用都是用来输出信息，即将参数p2到pn按参数p1给定的格式输出。参数p1通常称为：“格式控制”，参数p2至pn通常称为“输出列表”。 $display自动地在输出后进行换行，$write则 阅读全文

摘要： Verilog强制激励语法 1. 在一个过程块中，可以用两种不同的方式对信号变量或表达式进行连续赋值。 过程连续赋值往往是不可以综合的，通常用在测试模块中。 两种方式都有各自配套的命令来停止赋值过程。 两种不同方式均不允许赋值语句间的时间控制。 2. assign和deassign 适用于对寄存器类 阅读全文

摘要： 一般情况下，Verilog HDL源程序中所有的行都参加编译。但是有时候希望对其中的一部份内容只有在条件满足的时候才进行编译，也就是对一部分内容指定编译的条件，这就是“条件编译”。有时，希望当满足条件时对一组语句进行编译，当条件不满足时则对另外一组语句进行编译。 条件编译命令的几种形式： （1）`i 阅读全文

摘要： sdaPipe <= {`DEB_I2C_LEN{1'b1}}; {{}} 为一种赋值运算符，将一个表达式放入双重花括号中，而复制因子放在第一层花括号中，用来指定复制的次数。 { }表示拼接，{第一位，第二位...}； {{ }}表示复制，{4{a}}等同于{a,a,a,a}； 所以{13{1‘b1 阅读全文

摘要： IIC_slaver 是网上下载的。testbench文件是自带的，出现如图错误。 compile >> compile option >> include directory 设置后这个错误排除。 接着引出了新错误。 更改为绝对路径仍然不行。 把整个define代码，全部贴进i2cSlaveTop 阅读全文