摘要： 首先要指出的是wire[7,0]a和wire[8,1]a这样的表达在verilog中是错误的，应该写成wire[7:0]a和wire[8:1]awire[7:0]a表示定义了一个wire型数据，该数据由8位的二进制数组成，该数据的第1位表示为wire[7]第2位表示为wire[6] . . . . 阅读全文