摘要：系统任务$monitor　　　　系统函数$time　　系统函数$realtime　　系统任务$finish　　系统任务$stop　　系统任务$readmemb和$readmemh　　系统任务$random　　宏定义 `define　 “文件包含”处理 `include　　时间尺度`timescale　　条件编译命令`ifdef、`else、`endif　　条件执行 $tes... 阅读全文

摘要：Verilog语言中的任何过程模块都从属于以下4中结构的说明语句：　　(1): initial说明语句；　　(2): always说明语句；　　(3): task说明语句；　　(4): function说明语句；　　每个initial和always说明语句在仿真的一开始同时立即开始执行。　　[代码]　　在这个例子中用initial语句在仿真时对各变量进行初始化，注意这个初始化的过程不需要任何仿真时... 阅读全文

摘要：在写组合逻辑电路的代码时，我发现书上例子大都用的"="；而在写时序逻辑电路代码时，我发现书上例子大都用的"<="。之前就知道在Verilog HDL中阻塞赋值"="和非阻塞赋值"<="有着很大的不同，但一直没有搞清楚究竟有什么不同，现在来慢慢的琢磨它。　　对于我这样的初学者而言，首先要掌握可综合风格的Verilog模块编程的8个原则，并且牢记，才能在综合布局布线的仿真中避免出现竞争冒险... 阅读全文

摘要：基本时序逻辑电路　　· D触发器　　· JK触发器　　· 移位寄存器　　· 计数器　　· 分频器　　·　　在基本时序逻辑电路的编写中，最常见的是这样几种警告：　　(1): Warning: Some pins have incomplete I/O assignments. Refer to the I/O Ass... 阅读全文

摘要：在组合逻辑电路中，任一时刻的输出信号仅仅由该时刻的输入信号决定；而在时序电路中，任一时刻的输出信号不仅与当时的输入信号有关，而且与电路原来的状态有关。也就是说，时序电路中除具有逻辑运算功能的组合电路外，还必须有能够记忆电路状态的存储单元或延迟单元，也就是Latch & Flip-flop.　　既然时序电路是有记忆功能地，那有几个概念必须是要清楚的:输入信号、输出信号、激励信号以及现态、次态... 阅读全文

摘要：大多数数字系统中，除了需要具有逻辑运算和算术运算功能的组合逻辑电路外，还需要具有储存功能的电路，组合逻辑电路和储存电路相结合可构成时序逻辑电路，Lacth& Flip-flop就是实现储存功能的两种逻辑单元电路。　　锁存器是对电平敏感的电路，它们在一定电平作用下改变状态。基本SR锁存器由输入信号电平直接控制其状态，传输门控或逻辑门控锁存器在使能电平作用下由输入信号决定其状态。在使能信号作用... 阅读全文

摘要：典型的中规模集成组合逻辑电路如编码器，译码器，数据选择器，数据分配器，数值比较器，算术/逻辑运算单元。　　对于一个逻辑电路，其输出状态在任何时刻只取决于同一时刻的输入状态，而已电路原来的状态无关，这种电路被定义为组合逻辑电路。1.1组合逻辑电路的分析　　组合逻辑电路的结构具有如下特点：　　　　(1)输入，输出之间没有反馈延时通路。　　　　(2) 电路中不含具有记忆功能元件。　　分析组合逻辑电路的目... 阅读全文

摘要：基本组合逻辑电路　　· 编码器　　· 译码器/数据分配器　　· 数据选择器　　· 数值比较器　　· 算术运算电路(加法器、减法器、乘法器)　　1.0 编码器(以4线-2线编码器为例)　　采用数据流方式描述：　　代码　　　　查看RTL视图：　　　　　　　　　　　　跟我在纸上画的不太一样，其实out0和out1的逻辑表达式中有一项是... 阅读全文

摘要：第一章主要介绍了一下内容：　　· 数字技术的发展和应用　　· 数字集成电路的分类和特点：小规模(SSI)、中规模(MSI)、大规模(LSI)、超大规模(VLSI)、甚大规模(ULSI)　　· 模拟信号和数字信号以及数字信号的描述方法　　· 数制(十进制、二进制···格雷码、ASCII码)　　&midd... 阅读全文

摘要：1，数据选择器的定义和功能　　数据选择是指经过选择，把多路数据中的某一路传送到公共数据线上，实现数据选择功能的逻辑电路称为数据选择器。它的作用相当于多输入的单刀多掷开关。　　2，集成电路数据选择器　　常用的集成电路数据选择器有许多种类，并且有COMS和TTL产品。例如，四2选1数据选择器74x157、双4选1数据选择器74x153、8选1数据选择器74x151等。　　还有一些数据选择器具有三态输出... 阅读全文

摘要：Verilog HDL的基本功能之一是描述可综合的硬件逻辑电路。所谓综合(Synthesis)是指将Verilog HDL程序、原理图等设计输入翻译成由与门(and)、或门(or)、非门(not)等基本逻辑单元组成的门级连接，并根据设计目标和要求对门级逻辑连接进行优化，得到优化的门级网表文件。　　Verilog HDL主要有三种建模方式：　　4.1结构级建模　　结构级建模包括门级建模和分层建模两种... 阅读全文

摘要：1,系统功能级设计 系统功能级设计是最高一级的设计，主要是根据系统的设计要求(包括系统的功能，性能，尺寸，功耗等)，确定系统的输入，输出信号，确定实现功能的算法，最后要给出系统的整体结构框图，主要模块的输入，输出信号及他们之间的关系，并确定每个模块做什么，但不必管模块内部如何实现指定的功能。划分功能块的原则是：既要使功能块之间的连线尽可能的少，接口清晰；又要求功能块规模合理，便于各个功能块各自独立... 阅读全文

摘要：为适应产品尽快上市的要求，现在ASIC设计越来越多地采用预先验证好的IP核（如存储器，视频编码解码器等）。 IP核通常分为三种形式：硬核(Hard Core),软核(Soft Core)和固核(Firm Core). 硬核：把在某一种专用集成电路工艺的(ASIC)器件上实现的，经验证是正确的，总门数在5000门以上的电路结构版图掩膜称为“硬核”。硬核以集成电路版图形式提交... 阅读全文

摘要：早期电子系统硬件设计采用分立元件，随着集成电路的出现和应用，人们选用功能固定的标准集成电路（例如各种逻辑门，编码器，译码器，触发器，和计数器等）构成硬件系统，后来，又以微处理器为核心构成系统，现在则广泛采用专用集成电路（ASIC）来构成系统，一个复杂的数字系统只要一片或则是几片ASIC即可实现。 制作ASIC的方法大致分为两种，一种是掩膜处理方法（掩膜处理是IC的一种制作工艺，指在IC的不同制造... 阅读全文

摘要：我用的是modelsim-altera 6.5b, 原来装过后来重装系统又没了，今天再把他装上。记得前段时间弄SDRAM控制器的时候不会用Modelsim仿真，真的是比较痛苦。装上以后跟原来一样打开时提示错误：　　　　　　　　　　　　　　在网上搜了一下在http://www.cnblogs.com/oomusou/archive/2008/02/04/1064193.html找到了解决的办法，后来... 阅读全文

摘要：接触FPGA是从5月份开始的，期间由于期末考试，电子竞赛耽搁了一段时间，当初接触FPGA也是因为SOPC的比赛，在没有什么基础的情况下，就在弄什么SDRAM控制器，NIOS这些比较上层的东西，结果可想而知。勿在浮沙建高楼说的就是我当时啊，现在有时间准备从基础做起，一步一步慢慢来。第一步准备用一个月的时间读完三本书：　　 康华光——《电子技术基础（数字部分）》　　 夏宇闻&m... 阅读全文